【正文】 e = st0。OE=39。LOCK=39。START=39。開啟 OE,輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE=39。139。039。039。039。 END IF 。) THEN next_state = st3。 IF (EOC=39。OE=39。LOCK=39。START=39。 啟動(dòng)采樣 WHEN st2= ALE=39。039。039。139。139。 next_state = st1。OE=39。LOCK=39。START=39。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0=ALE=39。則進(jìn)入通道 IN1 Q = REGL。模擬信號(hào)進(jìn)入通道 IN0；當(dāng) ADDA=39。當(dāng) ADDA=39。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) BEGIN ADDA = 39。 SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0)。 ARCHITECTURE behav OF ADCINT IS TYPE states IS (st0, st1, st2, st3,st4) 。 觀察數(shù)據(jù)鎖存時(shí)鐘 Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 數(shù)據(jù)輸出 3 態(tài)控制信號(hào) ADDA : OUT STD_LOGIC。 8 個(gè)模擬信號(hào)通道地址鎖存信號(hào) START : OUT STD_LOGIC。 狀態(tài)機(jī)工作時(shí)鐘 EOC : IN STD_LOGIC。 ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ADCINT 的 VHDL 源程序： LIBRARY IEEE。 clk10K = clk2。 end process。 end if。 if temp2=1249 then clk2=not clk2。139。 process(clk)10kHZ begin if clk39。 end if。temp1=0。 then temp1=temp1+1。event and clk=39。 signal temp2: integer range 0 to 2499。 architecture behave of clk_b is signal clk1,clk2: std_logic。 clk500K,clk10K: out std_logic)。 use 。 use 。 由于自身水平有限，設(shè)計(jì)中難免存在一些不足之處，敬請(qǐng)各位老師批評(píng)指正。值此成文之際，我向曾老師表示衷心的感謝。 第三， RAM8 采用 8 位，針對(duì)輸出平坦度不夠的問題，可以通過軟硬件修正的方法來解決，可以擴(kuò)充 ROM 的容量。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的 AD 芯片。 其放大電路和濾波電路用的芯片是 TL082，其放大倍數(shù)合適，低通濾波性能較好，輸出波形較為平滑。 結(jié)論 本設(shè)計(jì)從可編程邏輯器件（ FPGA）著手，用 VHDL 語言，結(jié)合 ADC080 DAC083TL082 等芯片實(shí)現(xiàn)了數(shù)據(jù)采集與輸出。將線性電源模塊、數(shù)據(jù)采集模塊、 FPGA 模塊 、 數(shù)據(jù)輸出模塊 及按鍵控制模塊 連接好，時(shí)鐘頻率由系統(tǒng)時(shí)鐘信號(hào)輸入電路提供，然后通過 JTAG 下載模式在線 將生成的配置文件寫入芯片中 ，如圖 所示： 圖 程序下載 通過反復(fù)調(diào)試、修改、功能驗(yàn)證確認(rèn)無誤后，用示波器探頭接 DAC0832 輸出端 。 圖 系統(tǒng)頂層原理框圖 系統(tǒng)頂層仿真圖如圖 所示： 圖 系統(tǒng)頂層仿真圖 14 系統(tǒng)引腳鎖定示意圖如圖 所示： 圖 系統(tǒng)引腳連接圖 系統(tǒng)各模塊 VHDL 程序見附錄二。 時(shí)鐘控制原理圖如圖 所示： 圖 時(shí)鐘控制 系統(tǒng)頂層原理框圖如圖 所示，圖中 D 為 8 位數(shù)據(jù)輸入， CLK 為系統(tǒng)時(shí)鐘輸入信號(hào)頻率，由系統(tǒng)時(shí)鐘信號(hào)輸入電路控制。 WREN 是寫時(shí)能，高電平有效。把示波器接到 DAC0832 的輸出端就能看到波形。 由 ADC0809 驅(qū)動(dòng)程序生成的原理圖如圖 所示： 圖 ADCINT ADCINT 仿真圖如圖 所示： 12 圖 ADCINT 仿真圖 CNT10B設(shè)計(jì) CNT10B 中有一個(gè)用于 RAM 的 9 位地址計(jì)數(shù)器，它的工作時(shí)鐘 CLK0 由 WREN 控制： 當(dāng) WREN=‘ 1’時(shí)， CLK0=LOCK0， LOCK0 來自于 ADC0809 采樣控制器，這時(shí)處于采樣允許階段， RAM 的地址鎖存時(shí)鐘 inclock=CLKOUT=LOCK0；這樣每當(dāng)一個(gè) LOCK0的脈沖通過 ADC0809 時(shí)采到一個(gè)數(shù)據(jù)，并將它存入 RAM 中。系統(tǒng) PCB 圖見附錄一。一個(gè)按鍵控制CLR，另一個(gè)按鍵控制 WREN。 它的內(nèi)部結(jié)構(gòu)和引腳排列如圖 所示 [8]： 圖 TL082 內(nèi)部結(jié)構(gòu)和引腳排列 TL082 為 8 引腳雙列直插式封裝，各引腳含義如下： （ 1） Output 1—— 輸出 1； （ 2） Inverting input 1—— 反向輸入 1； （ 3） Noninverting input 1—— 正向輸入 1； （ 4） Vcc—— 電源 12V； （ 5） Noninverting input 2—— 正向輸入 2； 10 （ 6） Inverting input 2—— 反向輸入 2； （ 7） Output 2—— 輸出 2； （ 8） Vcc+—— 電源 +12V。 DAC0832 的輸出放大和濾波電路采用 TL082 芯片搭建。 VCC：電源輸入端，范圍為 +5V～ +15V。 WR2： DAC 寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效 。 IOUT2：電流輸出端 2，其值與 IOUT1 值之和為一常數(shù) 。 DGND：數(shù)字信號(hào)地 。 VREF：基準(zhǔn)電壓輸入線，范圍為 10V～ +10V。 AGND：模擬信號(hào)地 。 它的內(nèi)部 邏輯結(jié)構(gòu)如圖 所示： 圖 DAC0832 內(nèi)部邏輯結(jié)構(gòu) DAC0832 引腳排列如圖 所示： 9 圖 引腳排列 CS：片選信號(hào)輸入線（選通數(shù)據(jù)鎖存器），低電平有效 。 +5~+15V。 1LSB。 1us。 它因?yàn)?價(jià)格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，而 得到 了 廣泛的應(yīng)用 [7]。 數(shù)據(jù)輸出模塊 系統(tǒng)采用的數(shù)據(jù)輸出為 DAC0832。當(dāng) OE=1 時(shí)，輸出轉(zhuǎn)換得來的數(shù)據(jù)；否則 ，輸出數(shù)據(jù)線呈高阻態(tài)。當(dāng) START為上跳沿時(shí)，所有內(nèi)部寄存器清零；下跳沿時(shí)，開始 A/D 轉(zhuǎn)換；在轉(zhuǎn)換期間， START 需保 8 持低電平不變。 ABC：地址輸入線。 VREF（ － ）：參考電壓負(fù)端。 VREF（ ＋ ）：參考電壓正端。 CLK：時(shí)鐘信號(hào)輸入端 。 EOC：轉(zhuǎn)換結(jié)束信號(hào)輸出引腳，開始轉(zhuǎn)換時(shí)為低電平，當(dāng)轉(zhuǎn)換結(jié)束時(shí)為高電平。 D0－ D7： 8 位數(shù)字輸出量引腳。 ，約 15mW。系統(tǒng)中由可調(diào)電位器提供。 +5V 電源供電。 ADC0809 的主要特性： 8 位。系統(tǒng)用的時(shí)鐘為 500KHz，所以ADC0809 的轉(zhuǎn)換時(shí)間為 128us[6]。 ADC0809 是 逐次逼近式 A/D 轉(zhuǎn)化器，由 8 位 A/D 轉(zhuǎn)換器、 8 路多路開關(guān)以及微處理機(jī)兼容組成的控制邏輯的 CMOS 組件。實(shí)物如圖 所示： 圖 系統(tǒng)的線性電源實(shí)物圖 6 PCB 圖見附錄一。為了實(shí)驗(yàn)的攜帶方便，我另外再加上電源變壓器和整流電橋。因此我采用了濾波電容、防自激電容、 LED 燈及 固定式三端穩(wěn)壓器 LM790 LM7812 和 LM7912 等器件搭建成能產(chǎn)生 精度高、穩(wěn)定度好的直流輸出電壓 的線性電源電路。 數(shù)據(jù)采集技術(shù)簡介 系統(tǒng)利用 FPGA 直接控制 ADC0809 對(duì)模擬信號(hào)進(jìn)行采樣，將轉(zhuǎn)換好 的 8 位二進(jìn)制數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器中，在完成對(duì)模擬信號(hào)一個(gè)或數(shù)個(gè)周期的采樣后，通過 DAC0832 的輸出端將數(shù)據(jù)讀取出來。 Quartus II 簡介 由 Altera 提供的 FPGA 開發(fā)集成環(huán)境 ― Quartus II，因?yàn)槠?運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn) ，迅速占領(lǐng)了市場 [5]。 VHDL 不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計(jì)工具，能通過 Quartus II 把 VHDL 源碼自動(dòng)轉(zhuǎn)化為基本邏輯元件連接圖，這極大的推進(jìn)了電路自動(dòng)設(shè)計(jì)[4]。 它提高了百分之六十的性能和降低了一半的功耗 ，而 低成本和優(yōu)化特征 使 它 為 各種各樣的汽車、消費(fèi)、通訊、視頻處理、測試與測 量、和 其他最終市場提供理想的 解決方案 [3]。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 FIEX 系列等。 用 FPGA 做一些 協(xié)議 實(shí)現(xiàn)和邏輯控制 ， 如果協(xié)議理解錯(cuò)誤或者邏輯需要更改，不需要?jiǎng)?PCB。它是一種集成度較高的器件，屬于復(fù)雜 PLD。 EDA技術(shù)一般包括以下內(nèi)容： ； ； 工具； [2]。它融合了 大規(guī)模集成電路制造急速、 ASIC 測試和封裝技術(shù)、 FPGA/CPLD 編程下載技術(shù)、自動(dòng)測試技術(shù)、 計(jì)算機(jī)輔助設(shè)計(jì)（ CA