fpga系統(tǒng)電源電路設(shè)計(jì)畢業(yè)論文-文庫(kù)吧資料
2025-06-30 18:34本頁(yè)面
【正文】 開(kāi)漏輸出，所以都需要加上拉電阻。最大總線速度為400kbps，每次讀/寫(xiě)數(shù)據(jù)后，內(nèi)嵌的字地址寄存器會(huì)自動(dòng)產(chǎn)生增量。284 液晶驅(qū)動(dòng)電路 實(shí)時(shí)時(shí)鐘電路實(shí)時(shí)時(shí)鐘電路如圖291所示。 圖283 七段數(shù)碼管顯示電路 18第2章 FPGA開(kāi)發(fā)板原理圖分析 液晶顯示電路主板上配有128*64圖形點(diǎn)陣液晶屏，液晶屏內(nèi)部帶有液晶控制器ST7920。從電路可以看出，數(shù)碼股是共陽(yáng)的，當(dāng)位碼驅(qū)動(dòng)信號(hào)為0時(shí)，對(duì)應(yīng)的數(shù)碼管才能操作；當(dāng)段碼驅(qū)動(dòng)信號(hào)為0時(shí)，對(duì)應(yīng)的段碼點(diǎn)亮。若把JP7A斷開(kāi)，Q4截止，蜂鳴器停止蜂鳴。當(dāng)在BEEP輸入一定頻率的脈沖時(shí)，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。 按鍵及LED電路按鍵已LED電路如圖281所示。 表274 引腳功能接口引腳標(biāo)號(hào)功能J31無(wú)孔防止插反2~4空用于以后擴(kuò)展6GNDGND7~10空用于以后擴(kuò)展11~17FPGA_47~FPGA_55I/O口19~20UPPER_BYTE、LOWER_BYTE高低字節(jié)選擇21~22nOE、nWE讀、寫(xiě)信號(hào)123~44A0~A22地址信號(hào)45~60D0~D15數(shù)據(jù)總線 16第2章 FPGA開(kāi)發(fā)板原理圖分析J42VCC5來(lái)自主板的5V電源4GNDGND6I2C_SCL、I2C_SDAI2C接口7~44FPGA_121~FPGA_175主板外設(shè)用I/O口45~56EP1C6Q240的I/O口EP1C6Q240的I/O口57~60空用于以后擴(kuò)展 驗(yàn)證功能電路為了使功能硬件驗(yàn)證實(shí)現(xiàn)“可見(jiàn)性”，本開(kāi)發(fā)板除設(shè)計(jì)有FPGA、各類(lèi)存儲(chǔ)器以及擴(kuò)展PACK外，還設(shè)計(jì)了按鍵及LED、數(shù)碼管顯示、液晶顯示蜂鳴器等電路。 14第2章 FPGA開(kāi)發(fā)板原理圖分析 圖272 外設(shè)PACK接口電路 FPGA擴(kuò)展接口電路FPGA擴(kuò)展接口電路如圖273所示。J19和J20是用于邏輯分析儀的測(cè)試點(diǎn)。PACK接口具有23根地址總線A0~A22，16根數(shù)據(jù)總線D0~D15，讀/寫(xiě)信號(hào)OE、WE、UPPER_BYTE和LOWER_BYTE，片選信號(hào)為EXT_nCS。PACK2的電路如圖271所示。 13電子科技大學(xué)成都學(xué)院課程設(shè)計(jì) 外擴(kuò)I/O口PACK2PACK2的設(shè)計(jì)，考慮了高速電路的特性，可擴(kuò)展高速外設(shè)，如高速A/D、D/A等。通過(guò)擴(kuò)展接口電路，可以將外設(shè)及其他功能電路獨(dú)立開(kāi)板。圖261 FPGA I/O口分配電路由于PLL輸出引腳輸出的時(shí)鐘頻率很高，考慮到高速時(shí)鐘信號(hào)的反射，在兩個(gè)PLL輸出引腳都連接了一個(gè)30Ω的終端匹配電阻用于降低反射信號(hào)的幅度，增加電路的可靠性。為了得到一個(gè)穩(wěn)定、精確的 12第2章 FPGA開(kāi)發(fā)板原理圖分析時(shí)鐘頻率，有源晶振的供電電源經(jīng)過(guò)了LC濾波。系統(tǒng)時(shí)鐘電路如圖~387MHz，~275MHz的系統(tǒng)時(shí)鐘。3腳和2腳的下拉電阻和上拉電阻必須接上。復(fù)位電路如圖241。各種配置方式的MSEL0、MSEL1設(shè)置見(jiàn)表233。此外完成主動(dòng)配置還需要用到引腳nSTATUS、nCONFIG、CONFIG _DONE、nCE、MSEL0和MSEL1。串行配置器件的4針接口為：串行輸入時(shí)鐘(DCLK)、串行數(shù)據(jù)輸出（DATA）、AS數(shù)據(jù)輸入(ASDI)以及低有效的片選（nCS）。配置電路如圖232所示。主動(dòng)串行配置模式（AS）是將配置數(shù)據(jù)存儲(chǔ)在串行配置器件EPCS中，在每次系統(tǒng)上電是FPGA會(huì)自動(dòng)使用EPCS中的配置數(shù)據(jù)進(jìn)行配置。用戶(hù)可以隨時(shí)進(jìn)行JTAG模式的配置，但是要注意JTAG模式配置是直接對(duì)FPGA的SRAM單元編程，掉電后丟失，因此再次上電后腰重新下載。用戶(hù)可以通過(guò)上述中的任一種下載配置數(shù)據(jù)到FPGA。FPGA中的SRAM是易失性的，每次上電之前，配置數(shù)據(jù)必須重新下載到FPGA中。當(dāng)I/O口足夠時(shí)，可將數(shù)據(jù)總線分開(kāi)，片選信號(hào)共用，從而構(gòu)成一個(gè)32bit數(shù)據(jù)總線的SDRAM。SDRAM存儲(chǔ)電路如圖223所示。SDRAM比較便宜，但需要實(shí)現(xiàn)刷新操作、行列管理、不同延時(shí)和命令序列等邏輯。2片SRAM的片選信號(hào)分別為SRAM_ nCS1和SRAM_ nCS2。 7電子科技大學(xué)成都學(xué)院課程設(shè)計(jì) 圖222 SRAM電路SRAM的28（A18）腳用于1MB容量的IS61LV25616AL。SRAM可作為高速存儲(chǔ)器使用，如顯示緩存等。為了避免總線上其他的總線型外設(shè)在不使用時(shí)因意外而造成總線沖突，應(yīng)將這些外設(shè)的片選都上拉（低電平有效時(shí)）。Flash的數(shù)據(jù)總線與所有掛在總線上的總線型外設(shè)（SRAM、主板上的液晶以及外擴(kuò)總線PACK）都是共用的。2片AT49BV322D70TU的片選信號(hào)分別為FLASH_nCS1和FLASH_nCS2。Flash電路如圖221所示。 存儲(chǔ)電路開(kāi)發(fā)板的存儲(chǔ)器包括用于存儲(chǔ)FPGA配置數(shù)據(jù)并進(jìn)行主動(dòng)配置的串行配置器件EPCS、SDRAM、Flash以及SRAM。如表21所列，EP1C6Q240 配置文件的大小為1167216bit，EPCS4的容量為4Mbit。在配置過(guò)程中，Cyclone FPGA實(shí)時(shí)的解壓縮配置數(shù)據(jù)對(duì)SRAM單元編程。 表21開(kāi)發(fā)板所選用的FPGA器件特性 特性 EP1C6Q240邏輯單元（LE）5980 5電子科技大學(xué)成都學(xué)院課程設(shè)計(jì)M3K RAM塊（4Kbit+奇偶校驗(yàn)）20RAM總量9(bit)92160PLL(個(gè))2最大用戶(hù)I/O數(shù)（個(gè)）185配置二進(jìn)制文件（.rbf）大?。╞it）1167216可選串行主動(dòng)配置器件EPCS4Cyclone FPGA常用的配置方式有主動(dòng)
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