【正文】 begin if(!flag1) flag1=flag1339。d1。 always(posedge clkss) begin if(key==639。 initial flag1=339。 reg[23:0] sum。 output[7:0] sec,min,hour。 reg sel。 input clkss。 程序到這里還沒(méi)有結(jié)束，關(guān)于修改位閃爍的方案，我將它和輸出管腳賦值整合在一起，首先 判定是否為修改狀態(tài)，若是，則將該修改數(shù)據(jù)和 5Hz 頻率相與再賦值給輸出管腳，當(dāng) 5Hz 頻率為高電平，輸出緩存數(shù)據(jù)，反之則無(wú)輸出信號(hào)，這樣可實(shí)現(xiàn)被修改字符出現(xiàn)頻率為 5Hz 的閃爍。 在修改狀態(tài)下，程序再次判定鍵值，若為數(shù)字鍵，則會(huì)將對(duì)應(yīng)數(shù)據(jù)賦值給 flag 所對(duì)應(yīng)緩存，若為 ← 或 → 移動(dòng)鍵，則會(huì)修改 flag 的值，若為 Sel 修改 /確認(rèn)鍵，將退出修改狀態(tài)。 程序是無(wú)限循環(huán)，也就是到了流程圖結(jié)束的地方后又會(huì)回到開(kāi)始，程序首先判定是否有鍵按下，如果有，則判定鍵值：若鍵值為 ← 或 → 移動(dòng)鍵，則會(huì)修改 flag 的值，有前文所述， flag 的值代表時(shí)分秒的個(gè) 、 十位；若鍵值為 Sel 修改鍵，則會(huì)改變 sel寄存器的值，設(shè)計(jì)需求是按一次 Sel鍵將會(huì)進(jìn)入修改狀態(tài)，再按一次將退出修改狀態(tài)，方案為設(shè)定 sel 寄存器為 1 位。b0000000。b1111011。 //顯示數(shù)字 8 439。d8:{a,b,c,d,e,f,g}=739。b1110000。 //顯示數(shù)字 6 439。d6:{a,b,c,d,e,f,g}=739。b1011011。 //顯示數(shù)字 4 439。d4:{a,b,c,d,e,f,g}=739。b1111001。 //顯示數(shù)字 2 439。d2:{a,b,c,d,e,f,g}=739。b0110000。 //顯示數(shù)字 0 439。d0:{a,b,c,d,e,f,g}=739。end default:temp=0。end 5:begin temp=num15。end 4:begin temp=num14。end 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 13 3:begin temp=num13。end 2:begin temp=num12。end 1:begin temp=num11。 case(flag) //片選 0:begin temp=num10。 if(num15==0) //首位滅零 num15=439。 else flag=flag+1。b000000。 reg[2:0] flag。 //D0D5 為片選信號(hào) reg[3:0] num10,num11,num12,num13,num14,num15。 //num0num5 為時(shí)分秒 6 位輸入 output a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。 input clksy?？傻妹總€(gè)數(shù)碼管顯示頻率為 250/6≈42Hz，人眼視覺(jué)暫留時(shí)間的要求為 25 幀每秒， 可達(dá)到要求。 本模塊由 250Hz 信號(hào)驅(qū)動(dòng)，采用動(dòng)態(tài)顯示方法，即對(duì)六個(gè) LED 數(shù)碼管循環(huán)掃描。 //判定 如果兩次結(jié)果相同 則輸出為 //鍵值 如果不同 則輸出為 0 endmodule 六位 7 段 LED 顯示程序設(shè)計(jì) 聯(lián)華眾科 FPGA 開(kāi)發(fā)板 FA130 的數(shù)碼顯示為六位 7 段共 陰 極 數(shù)碼管， 其工作特點(diǎn)是，當(dāng)筆段電極接高電平，公共陰極接低 電平時(shí)，相應(yīng)筆段發(fā)光。 //輸出結(jié)果寄存在 key2 endcase 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 12 end assign key=(key1==key2)?key1:639。 //鍵位 sel default:key2[5:0]=639。b10001000:key2[5:0]=639。d32。 //鍵位 ← 839。b01000100:key2[5:0]=639。d10。 //鍵位 9 839。b01000001:key2[5:0]=639。d8。 //鍵位 7 839。b00100100:key2[5:0]=639。d6。 //鍵位 5 839。b00100001:key2[5:0]=639。d4。 //鍵位 3 839。b00010100:key2[5:0]=639。d2。 //鍵位 1 839。b00010001:key2[5:0]=639。d0。d48。 839。b01001000:key1[5:0]=639。d16。 839。b01000010:key1[5:0]=639。d9。 839。b00101000:key1[5:0]=639。d7。 839。b00100010:key1[5:0]=639。d5。 839。b00011000:key1[5:0]=639。d3。 839。b00010010:key1[5:0]=639。d1。 always (posedge clksy) //第一次判定 begin 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 11 case({~y[3:0],~x[3:0]}) 839。 //4*4 key ,low active output[5:0] key。 //clksy=64hz input clksy。 圖示 1 處：讀取 key1 為低 ； 圖示 2 處：讀取 key2 為低 ； 結(jié)果： key 為對(duì)應(yīng)鍵位值，判定有按鍵 。 鍵盤(pán)去抖功能： 按鍵在閉合和斷開(kāi)時(shí) ，觸點(diǎn)會(huì)存在抖動(dòng)現(xiàn)象，本設(shè)計(jì)采用 250Hz低頻信號(hào)，觸發(fā)判定為 clk 信號(hào)上升沿 和下降沿 ，也就是在 40ms 時(shí)間內(nèi) 會(huì) 有 兩次 判定， 如果兩次判定均為同一鍵位，則輸出 鍵值 ， 否則輸出為 0， 可以消除觸點(diǎn)抖動(dòng)的負(fù)面作用 。 endmodule 行列式鍵盤(pán)程序設(shè)計(jì) 相對(duì) if 語(yǔ)句只有兩個(gè)分支而言， else 語(yǔ)句是一種多分支語(yǔ)句，故 case 語(yǔ)句多用于條件譯碼電路，本設(shè)計(jì)的行列式鍵盤(pán)模塊采用 case 語(yǔ)句鍵盤(pán)譯碼。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 10 clkss=~clkss。d49) begin count4[5:0]=639。 //clk=1Hz end else count3[7:0]=count3[7:0]+cin2。d0。 //進(jìn)位信號(hào) 2 清零 end always (posedge clk66MHz) if(count3[7:0]==839。//若進(jìn)位信號(hào) 1 為 1 則加 1，為 0 則 不變 cin2=139。d1。 clksy=~clksy。d131) begin count2[7:0]=839。d0。d1。d1。d0。 always (posedge clk66MHz) if(count1[9:0]==1039。 reg[5:0] count4。 reg[6:0] count2。 reg clk,clkss,clksy。 input clk66MHz。 如果寄存器 3 等于 49，則寄存器 4 清零， clkss 取反，根據(jù)以上結(jié)果可得 clkss 每秒取東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 9 反 10 次，即可得 clkss=5Hz。 程序每當(dāng)檢測(cè)到內(nèi)置時(shí)鐘上升沿，計(jì)數(shù)寄存器 1 自加 1，如果寄存器 1 等于 999，則寄存器 1 置 0，寄存器 2 自加 1，如果寄存器 2 等于 131，則 clksy取反，寄存器 3，寄存器 4 均自加 1，寄存器 2 清零 ，F(xiàn)s=fx/ns=50M/[(999+1)*(131+1)]=500,可得 clksy 每秒鐘取反500 次，即可得 clksy=250Hz， 圖 31 分頻程序流程圖 同理寄存器 3 和寄存器 4 每 1/500 秒自加 1。本設(shè)計(jì)采用標(biāo)準(zhǔn)計(jì)數(shù)器來(lái)實(shí)現(xiàn)。通常用來(lái)對(duì)某個(gè)給定頻率進(jìn)行分頻，以得到所需的頻率。系統(tǒng)發(fā)展的 趨 勢(shì)是數(shù)字化和集成化，而 CPLD/FPGA 作為可編程 ASIC（專(zhuān)用集成電路）器件，它將在數(shù)字邏輯系統(tǒng)中發(fā)揮越來(lái)越重要的作用。 6）顯示 輸出模塊 設(shè)計(jì)思路：將時(shí)鐘顯示緩存寄存器的數(shù)據(jù)賦值給輸出管腳。 圖 26 數(shù)據(jù)修改信號(hào) 檢測(cè)鍵盤(pán)輸入信號(hào)，若有 09 數(shù)字信號(hào)輸入則將對(duì)應(yīng)數(shù)字賦值給相應(yīng)時(shí)鐘顯示緩存寄存器。 3）數(shù)據(jù)移位模塊 設(shè)計(jì)思路：定義 3 位寄存器 flag，當(dāng) flag 不為 0 時(shí)，每當(dāng)檢測(cè)到 “←” 信號(hào)時(shí)， flag自減 1，當(dāng) flag 不為 5 時(shí)，每當(dāng)檢測(cè)到 “→” 信號(hào)， flag 自加 1。完成時(shí)鐘的設(shè)計(jì)。 圖 25 數(shù)碼管示意圖 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 2 章 系統(tǒng)方案設(shè)計(jì) 7 頂層模塊設(shè)計(jì)方案 此模塊為系統(tǒng)核心模塊，大部分的功能都由此模塊完成。例如：設(shè)置 a 的管腳為 ?1?，那么 0 這條線就會(huì)亮 ；設(shè)置 g 的管腳為 ?1?，那么 6 這條線就會(huì)亮。數(shù)碼管顯示的字形由表 22 決定。分時(shí)使用顯示器驅(qū)動(dòng)電路。這種方式是很直觀的，但在計(jì)數(shù)器設(shè)計(jì)時(shí)，這樣的驗(yàn)證方式就顯得很 不直觀，尤其當(dāng)計(jì)數(shù)器的位數(shù)增加時(shí)（如百進(jìn)制計(jì)數(shù)），太多的發(fā)光管將使結(jié)果的獨(dú)處非常困難。 如圖 24 所示 。 本設(shè)計(jì)需要實(shí)現(xiàn)數(shù)據(jù)修改，移位，所以除了 09 數(shù)字鍵盤(pán)以外，還至少需要左右移位鍵 及修改 /確認(rèn)三個(gè)功能鍵，如圖 23 所示 。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 2 章 系統(tǒng)方案設(shè)計(jì) 5 圖 22 分頻示意圖 行列式鍵盤(pán)設(shè)計(jì)方案 行列式鍵盤(pán)的工作方式是讀取行列線的狀態(tài)，查看是否有按鍵按下。 如圖 21 所示： 圖 21 系統(tǒng)設(shè)計(jì)方案圖 分頻器設(shè)計(jì)方案 本設(shè)計(jì)采用 FPGA 硬件 設(shè)計(jì)，其內(nèi)置時(shí)鐘頻率為 66MHz，而三個(gè)模塊需要的是頻率較低的信 號(hào)， 應(yīng) 通過(guò)寄存器計(jì)數(shù)來(lái)實(shí)現(xiàn) 分頻，考慮到高低頻率差異太大，所以拆分成為兩個(gè)寄存器來(lái)實(shí)現(xiàn)，這樣可以得到 250Hz 信號(hào)，然后再使用兩個(gè)寄存器可分別得到 5Hz， 1Hz 兩個(gè)信號(hào)。 3） 主程序：實(shí)現(xiàn)時(shí)鐘產(chǎn)生，鍵位識(shí)別，數(shù)據(jù)修改，移位等功能。 總 設(shè)計(jì)方案 根據(jù)課題要求，本設(shè)計(jì)主要由三個(gè)模塊完成， 1） 輸入：行列式鍵盤(pán)，具備 09 十個(gè)數(shù)字鍵及數(shù)據(jù)修改 /確認(rèn)，左移位鍵，右移位鍵三個(gè)功能鍵。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估HardCopy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 Altera Quartus II 設(shè)計(jì)軟件是 業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。 其他資源還包括 8位撥碼開(kāi)關(guān)，連接到 EP1C3上。 存儲(chǔ)資源包括 1片 24C02和 1片 93C46， 24C02連接在 I2C總線上，是存儲(chǔ)空間為 256字節(jié)串行 E2PROM， 24C02的設(shè)備地址也可以由板上的 3位撥碼開(kāi)關(guān)設(shè)置。 ，作為 FPGA的 IO電源和開(kāi)發(fā)板上其 他設(shè)備電源。 鍵盤(pán)資源包括 4*4按鍵陣列， 4個(gè)獨(dú)立按鍵，其中 4個(gè)獨(dú)立按鍵可以作為單片機(jī)的中斷源使用。 IMP812T的復(fù)位門(mén)限（ Reset Threshold）為 ，輸出的復(fù)位信號(hào)同時(shí)提供給 FPGA芯片和單片機(jī)使用， FA130上 EP1C3和 51單片機(jī) 89LE52均工作在 。 時(shí)鐘資源包括頻率為 66M有源晶振和 1個(gè)外接有源晶振插座，外接有源晶振插座可直接安裝用戶自己希望的任何頻率有源晶振。EP1C3可用 I/O分 4組全部以插針的形式引出，供外部擴(kuò)展時(shí)使用。 圖 11 FA130 開(kāi)發(fā)板 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 1 章 系統(tǒng)硬件及設(shè)計(jì)軟件介紹 3 聯(lián)華眾科 FPGA開(kāi)發(fā)板 FA130具有豐富的板載資源。同時(shí) FA130 還包括詳細(xì)的使用手冊(cè)和豐富的配套資料，非常適合 FPGA， VHDL， Verilog 開(kāi)發(fā)學(xué)習(xí)者使用。 FA130 隨板資料中包括豐富的開(kāi)發(fā)實(shí)例和制作開(kāi)發(fā)實(shí)例的詳細(xì)步驟說(shuō)明，以及 Quartus II 環(huán)境下的設(shè)計(jì)輸入，綜合，仿真等內(nèi)容，另外還包括 SOPC 建立