【正文】 ASCII 碼是否正確，并觀察串口調(diào)試助手上接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)是 否一致。不僅要求將 PC通過鍵盤輸入的數(shù)據(jù)顯示在 PC機(jī)的串口調(diào)試助手的數(shù)據(jù)發(fā)送框中，還要求用 PC 發(fā)送數(shù)據(jù)的 ASCII 碼來驅(qū)動(dòng) FPGA 開發(fā)板的 8 個(gè) LED 燈。 16 第 3章 串口通信的 Verilog HDL 實(shí)現(xiàn) 本設(shè)計(jì)通過前面兩張介紹的串口通信基本知識(shí)和 Verilog HDL 語言進(jìn)行串口通信的實(shí)現(xiàn)，本設(shè)計(jì)實(shí)現(xiàn)的串口通信電路主要由波特率發(fā)生器、數(shù)據(jù)接收模塊和數(shù)據(jù)發(fā)送模塊這 3 個(gè)模塊組成，強(qiáng)調(diào)功能劃分明確，便于系統(tǒng)設(shè)計(jì)和調(diào) 試。 （ 3） 完成數(shù)據(jù)傳輸和停止位的檢測(cè)，并從中提取符號(hào)數(shù)據(jù)。本設(shè)計(jì)在后面提到的 UART 即串口通信控制器），輔助處理器和串行設(shè)備之間通信，設(shè)計(jì)人員只需 要對(duì)其進(jìn)行配置即可完成下列工作： （ 1） 完成處理器內(nèi)部的并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)化以及外部串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)化。 本章小結(jié) 本章主要介紹了 RS232 通信協(xié)議的基礎(chǔ)知識(shí)，明確實(shí)現(xiàn)串口通信需要的端口和功能，為以下章節(jié)通過 Verilog HDL 硬件描述語言實(shí)現(xiàn)串口的通信。如果需要進(jìn)行奇偶校驗(yàn)，則當(dāng)計(jì)數(shù)器的值為 152 時(shí)，采樣的值即為奇偶位；當(dāng)計(jì)數(shù)器的值 168 時(shí)，采樣的值為 “ 1”表示停止位，一幀數(shù)據(jù)接收完成。一般 UART 一幀的數(shù)據(jù)位數(shù)為 8，這樣即使每個(gè)數(shù)據(jù)有一個(gè)時(shí)鐘的誤差，接收端也能正確地采樣到數(shù)據(jù)。為了能保證數(shù)據(jù)傳輸?shù)恼_性， UART 采用 16 倍數(shù)據(jù)波特率 的時(shí)鐘進(jìn)行采樣。 接收數(shù)據(jù)過程：空閑狀態(tài)，線路處于高電位；當(dāng)檢測(cè)到線路的下降沿（線路電位由高電位變?yōu)榈碗娢唬r(shí)說明線路有數(shù)據(jù)傳輸，按照約定的波特率從低電位到高電位接收數(shù)據(jù)，數(shù)據(jù)發(fā)送完畢后，接著接收并比較奇偶校驗(yàn)位是否正確，如果正確則通知后續(xù)設(shè)備準(zhǔn)備接收數(shù)據(jù)或存入緩存 [13]。有兩點(diǎn)注意的是：首先，在設(shè)置波特率時(shí)，必須同時(shí)通知通信雙方；其次，波特率的計(jì)算包括了起始位、字符、校驗(yàn)位、停止位在內(nèi)所有的比特，而不是僅針對(duì)字符 [12]。每秒傳輸?shù)谋忍財(cái)?shù)也 被稱為二進(jìn)制波特率，即位周期的倒數(shù)，簡(jiǎn)稱為比特率，用于衡量 RS232 的傳輸速率。除此之外，字符的位寬、奇偶校驗(yàn)位、停止位都可以被設(shè)置。典型的傳輸時(shí)序如圖 13 所示。當(dāng)需要傳送一個(gè)字符時(shí)，首先會(huì)發(fā)送一個(gè)邏輯為“ 0”的起始位，表示開始 發(fā)送數(shù)據(jù)；之后就逐個(gè)發(fā)送數(shù)據(jù)位、奇偶校驗(yàn)位和停止位（邏輯“ 1”），每一次傳輸 1 個(gè)字符（ 8 個(gè)比特）。對(duì)于DB9 和 DB25，常用的 3 線連接法的原則如表 12 所示。 表 21 RS232C接口引腳定義 DB25 DB9 信號(hào)源 信號(hào)名 信號(hào)功能描述 2 3 DCE TXD 發(fā)送數(shù)據(jù)，終端通過此將信號(hào)發(fā)給調(diào)制器 3 2 DTE RXD 接收數(shù)據(jù)，終端通過此從調(diào)制器接收數(shù)據(jù) 4 7 DCE RTS 請(qǐng)求發(fā)送，當(dāng)終端需要發(fā)送數(shù)據(jù)時(shí)，使能該信號(hào)，控制調(diào)制器進(jìn)入發(fā)送狀態(tài) 5 8 DTE CTS 允許發(fā)送，當(dāng)調(diào)制器準(zhǔn)備好接收數(shù)據(jù)時(shí)，使能該信號(hào)，通知終端 開始發(fā)送數(shù)據(jù) 6 6 DTE DSR 數(shù)據(jù)就緒狀態(tài)，當(dāng)其狀態(tài)有效時(shí)，表明調(diào)制器處于可用狀態(tài) 7 5 GND GND 信號(hào)地，信號(hào)地是所有信號(hào)的參考電平 8 1 DTE DCD 載波檢測(cè)，當(dāng)信號(hào)有效時(shí)，表明調(diào)制器已經(jīng)接通了通信鏈路，終端可以準(zhǔn)備接收數(shù)據(jù) 20 4 DCE DTR 數(shù)據(jù)終端準(zhǔn)備，當(dāng)其信號(hào)有效時(shí)表明數(shù)據(jù)終端可以使用 22 9 DTE RI 響鈴指示，當(dāng)本地調(diào)制器收到交換臺(tái)發(fā)送的振鈴呼叫信號(hào)時(shí)，使能該信號(hào)，通知終端 最為簡(jiǎn)單且常用的 RS232C 連接方法就是三線連接法，即地、接收數(shù)據(jù)和發(fā)送數(shù)據(jù)三腳相連。通常情況下，使用其中的 9 根線就可以實(shí)現(xiàn) RS232串口通信。 圖 22 串口連接的示意圖 RS232 通信協(xié)議 RS232 全名是“數(shù)據(jù)終端設(shè)備（ DTE）和數(shù)據(jù)通訊設(shè)備（ DCE）之間串行二進(jìn)制數(shù)據(jù)交換接口技術(shù)標(biāo)準(zhǔn)”，該標(biāo)準(zhǔn)規(guī)定采用 25 個(gè)腳的串口連接器（ DB25）， 13 不僅對(duì)連接器的每個(gè)引腳的信號(hào)內(nèi)容加以規(guī)定，還規(guī)定了各種信號(hào)的電平。 圖 21 串口的物理形狀示意圖 串口主要用于網(wǎng)管控制或主業(yè)務(wù)數(shù)據(jù)的傳輸，支持?jǐn)?shù)據(jù)的雙向傳輸，速率9600115200bps，即可以完成和 PC 的通信，也可以完成與帶有標(biāo)準(zhǔn)串口的外設(shè)相連，其典型的連接方式如圖 12 所示。在 PC 一般都有兩個(gè)串行口（ COM1 和 COM2），其形狀如圖 11 所示，是典型的 9 針 D 形接口，也稱為 DB9。本章主要介紹 RS232 接口的原理介紹。 12 第 2 章 串口通信協(xié)議簡(jiǎn)介 RS232[8]接口（又稱 EIA RS232C）是目前最常用的一種串行通訊接口。 最后本章還對(duì) FPGA 進(jìn)行了簡(jiǎn)要概述，并且對(duì)本設(shè)計(jì)將用到的 FPGA 開發(fā)板進(jìn)行 了介紹，以及本設(shè)計(jì)中將要用到的 I/O 口都給出了圖示。支持百萬門級(jí)的設(shè)計(jì)，支持高速 I/O 設(shè)計(jì) ， 具有更強(qiáng)的設(shè)計(jì)能力和更快的編譯速度。 其次還對(duì) Quartus II 軟件進(jìn)行了簡(jiǎn)要概述， Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境，由于其強(qiáng)大的設(shè)計(jì)能力 支持 APEX 系列、 Cyclone 系列、 Stratix 系列和 Excalibur 系列等新型系列器件的開發(fā)。本設(shè)計(jì)中輸出的節(jié)后也用到了其中幾個(gè) I/O 接口，后面分配的時(shí)候可以看到本設(shè)計(jì)具體分配的管腳。 圖 13 串口接口的 I/O口分配 開發(fā)板上沒有用的 I/O 都接了出來，具體請(qǐng)看學(xué)習(xí)板上的標(biāo)示，板上更清楚。 開發(fā)板硬件配置介紹： （ 1） CycloneII U1 EP2C5T144C8 或者 EP2C8T144C8 （ 2） IIC U5 AT24C04 或者 AT24C02 或者 AT24C01 （ 3） AS U6 EPCS1 或者 EPCS4 9 （ 4） UART 通用的 MAX232 轉(zhuǎn)換或者 USB— 串口小板 （ 5） PS/2 A； PS/2 B （ 6） 8 個(gè)動(dòng)態(tài)數(shù)碼管 （ 7） 8 個(gè) LED 燈 （ 8） BELL （ 9） LCD12864/LCD1602 接口 （ 10） 4 個(gè)獨(dú)立按鍵 （ 11） 一個(gè) FPGA 重配置按鍵 （ 12） JTAG AS 下載模式 （ 13） 上電模式： 外接 5V DC 電源 （ 14） 50M 有源晶體 （ 15） 8 路數(shù)據(jù)輸入，可以固定的輸入 1（高電平）或者 0（低電平） 本程序用到的 LED 燈管腳分配原理圖如 12 所示， I/O 口分配如下： D30 : PIN6 D31 : PIN6 D32 : PIN70、 D33 : PIN7 D34 : PIN7 D35 : PIN7D36 : PIN7 D37 : PIN60，當(dāng) I/O 口為低電平時(shí) LED 點(diǎn)亮。 開發(fā)板上所有的 I/O 口都通過排針引了出來，板上都有標(biāo)示。開發(fā)板上使用 JTAG 接口對(duì)芯片進(jìn)行編程，也可以使用 AS 接口下載。幫助用戶降低學(xué)習(xí)成本和加快用戶快速進(jìn)入可編程邏輯器件的設(shè)計(jì)開發(fā)領(lǐng)域。 Quartus II 輸入的設(shè)計(jì)過程可分為創(chuàng)建工程、輸入文件、項(xiàng)目編譯、項(xiàng)目校驗(yàn)和編程下載等 幾個(gè)步驟。 Quartus II 開發(fā)軟件為可編程片上系統(tǒng)（ SOPC）設(shè)計(jì)提供了一個(gè)完整的設(shè)計(jì)環(huán)境。含有工作組計(jì)算、集成邏輯分析儀、 EDA 工具集成、多過程支持、增強(qiáng)重編譯和 IP 集成等特性。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境，由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。對(duì)第三方 EDA 工具的良好支持也使用戶可以在 設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三 8 方 EDA 工具。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 軟件介紹 Quartus II 軟件 是 Altera 公司的 EDA 開發(fā)軟件， 支持原理圖、 VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。目前，主流的 FPGA芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件， Bitstream Generation），然后將編程數(shù)據(jù)下載到 FPGA芯片中。 （ 8） 板級(jí)仿真與驗(yàn)證 板級(jí)仿真主要應(yīng)用于高速電路設(shè)計(jì)中，對(duì)高速系統(tǒng)的信號(hào)完整性、電磁干擾等特征進(jìn)行分析，一般都以第三方工具仿真和驗(yàn)證。 7 （ 7） 時(shí)序仿真 時(shí)序仿真，也稱為后仿真，是指將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng) 表中來檢測(cè)有無時(shí)序違規(guī)（即不滿足時(shí)序約束條件或器件固有的時(shí)序規(guī)則，如建立時(shí)間、保持時(shí)間等）現(xiàn)象。但這一步驟不能估計(jì)線延時(shí)，因此和布線后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確。 （ 5） 綜合后仿真 綜合 后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，供 FPGA布局布線軟件進(jìn)行實(shí)現(xiàn)。 （ 3） 功能仿真 功能仿真也稱為前仿真是在編譯之前對(duì)用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)沒有延遲信息，僅是對(duì)功能的初步檢測(cè)。更主要的缺點(diǎn)是可移植性差，當(dāng)芯片升級(jí)后，所有的原理圖都需要作一定的改動(dòng)。 FPGA采用自頂而下的設(shè)計(jì)方法，開始從系統(tǒng)級(jí)設(shè)計(jì)，然后逐步分化到二級(jí)單元，三級(jí)單元知道可以直接操作基本邏輯單元或 IP核為止，一般情況下設(shè)計(jì)流程 [6]如圖 11所示，步驟如下： 圖 11 FPGA開發(fā)的一般流程 反注解 電路功能設(shè)計(jì) 設(shè)計(jì)輸入 綜合 設(shè)計(jì)實(shí)現(xiàn) 與 布局布線 綜合后仿真 靜態(tài)時(shí)序分析 時(shí)序仿真 板級(jí)仿真與驗(yàn)證 功能 (行為 )仿真 器件編程 電路驗(yàn)證 設(shè)計(jì)驗(yàn)證 6 （ 1） 功能定義 /器件選型 在 FPGA設(shè)計(jì)項(xiàng)目開始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外 就是要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本、以及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。 五、 FPGA 的設(shè)計(jì)流程： FPGA是可編程芯片，因此 FPGA的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。 （ 4）高靈活性和低功耗 FPGA 是現(xiàn)場(chǎng)可編程，用戶可以反 復(fù)的編程，擦寫， 5 使用，或者在外圍電路保持不變的情況下，采用不同的設(shè)計(jì)而實(shí)現(xiàn)不同的功能，這樣給產(chǎn)品的升級(jí)和維護(hù)帶來極大的方便。 （ 2）高集成性 FPGA 可根據(jù)用戶的需求在內(nèi)部嵌入硬 /軟 IP 核，以實(shí)現(xiàn)不同的而要求而且采用 SOPC 技術(shù)也可節(jié)省目標(biāo)硬件的面積。 （ 3）鏈接邏 輯塊的互聯(lián)資源，用于邏輯塊之間，邏輯塊與輸入 /輸出之間的連接。 上述了 CPLD 和 FPGA 的區(qū)別，但是作為可編程邏輯器件，他們也有其共同的特點(diǎn)，概括起來他們基本組成分三大部分： （ 1）二維的邏輯陣列（邏輯單元），構(gòu)成器件的德邏輯組成核心。 （ 3） CPLD 內(nèi)部連線采用連續(xù)性內(nèi)部連線，這樣的鏈接延時(shí)比較固定，但受連接路徑的影響， FPGA 則采用片段鏈接，可以充分利用連線資源。兩者的區(qū)別一般有如下特點(diǎn) [5]： （ 1） CPLD 的邏輯單元比較大，容量較小，時(shí)序確定，延時(shí)可預(yù)測(cè)， FPGA基于查找表（ LUT）所以時(shí)間上取決于查找表的路由。 4 二、可編程邏輯器件 CPLD/FPGA 的比較： 可編程邏輯包括 PAL、 GAL、 PLD 等，經(jīng)過不斷的發(fā)展，演變成現(xiàn)在的CPLD/FPGA。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號(hào)處理、數(shù)據(jù)顯示、定時(shí)和控制操作、以及系統(tǒng)運(yùn)行所需 要的所有其它功能。存儲(chǔ)器用來存儲(chǔ)隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。在修改和升級(jí)時(shí)，不需額外地改變 PCB 電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本 [4]。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 ? 語言在特定情況下是非確定性的，即 在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義 [3]。 ? 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。（按位與）和 |（按位或）。 3 ? Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 ? 在行為 級(jí)描述中， Verilog HDL 不僅能夠在 RTL 級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 ? Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。 ? 能夠使用內(nèi)置開關(guān)級(jí)原語在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。 ? 人和機(jī)器都可閱讀 Verilog HDL 語言，因此它可作為 EDA 的工具和設(shè)計(jì)者之間的交互語言。 ?