【正文】 為 8 引腳雙列直插式封裝，各引腳含義如下： （ 1） Output 1—— 輸出 1； （ 2） Inverting input 1—— 反向輸入 1； （ 3） Noninverting input 1—— 正向輸入 1； （ 4） Vcc—— 電源 12V； （ 5） Noninverting input 2—— 正向輸入 2； （ 6） Inverting input 2—— 反向輸入 2； （ 7） Output 2—— 輸出 2； （ 8） Vcc+—— 電源 +12V。 11 DAC0832 的輸出放大和濾波電路采用 TL082 芯片搭建。 VCC：電源輸入端，范圍為 +5V～ +15V。 WR2： DAC 寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效 。 IOUT2：電流輸出端 2，其值與 IOUT1 值之和為一常數(shù) 。 DGND：數(shù)字信號(hào)地 。 VREF：基準(zhǔn)電壓輸入線，范圍為 10V～ +10V。 AGND：模擬信號(hào)地 。 它的內(nèi)部邏輯結(jié)構(gòu)如圖 6所示： 9 圖 6 DAC0832 內(nèi)部邏輯結(jié)構(gòu) DAC0832 引腳排列如圖 7 所示： 圖 7 DAC0832 引腳排列 DAC0832實(shí)物圖如圖 8： 10 圖 8 DAC0832 實(shí)物圖 各引腳含義如下： CS：片選信號(hào)輸入線（選通數(shù)據(jù)鎖存器），低電平有效 。 +5~+15V。 1LSB。 1us。 它因?yàn)?價(jià)格低廉、接口簡(jiǎn)單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)， 而 得到 了 廣泛的應(yīng)用 [7]。 數(shù)據(jù)輸出模塊 系統(tǒng)采用的數(shù)據(jù)輸出為 DAC0832。而當(dāng) EOC 為高電平時(shí)，表明 A/D 轉(zhuǎn)換結(jié)束。 8 系統(tǒng)的數(shù)據(jù)采集模塊部分電路原理 圖如圖 5所示： 圖 5 系統(tǒng)數(shù)據(jù)采集模塊電路 當(dāng) ALE 高電平有效時(shí)，因?yàn)?ABC 接的都是低電平，所以選擇的是 IN0 通道。 ALE：地址鎖存允許信號(hào)輸入端。 GND：地。 VCC： +5V 工作電壓。 OE：輸出允許控制端，用以打開(kāi)三態(tài)數(shù)據(jù)輸出鎖存器。 START： A/D 轉(zhuǎn)換啟動(dòng)信號(hào)輸入端。 它的內(nèi)部邏輯結(jié)構(gòu)如圖 2所示： 圖 2ADC0809 內(nèi)部邏輯結(jié)構(gòu) ADC0809 引腳排列如圖 3 所示： 7 圖 3 ADC0809 引腳排列 ADC0809 實(shí)物圖如圖 4： 圖 4 ADC0809 實(shí)物圖 ADC0809 為 28 引腳雙列直插式封裝，各引腳含義如下： IN0－ IN7： 8位模擬量輸入引腳。 40~+85 攝氏度。 0~+5V，不需要零點(diǎn)和滿刻度校準(zhǔn)。 。因?yàn)椴蓸訒r(shí)需要滿足采樣定理，即采樣頻率需要大于等于輸入信號(hào)最高頻率的 2倍，所以 ADC0809 能采樣的最高頻率為 。 ADC0809 每進(jìn)行一次比較，即決定數(shù)字碼中的以為碼的去留操作，需要 8個(gè)時(shí)鐘的脈沖，而它是 8 位 A/D 轉(zhuǎn)換器， 6 所以它完成一次轉(zhuǎn)換需要 8*8=64 個(gè)時(shí)鐘，這樣它的轉(zhuǎn)換時(shí)間為 t=64*（ 1/f）， f為時(shí)鐘頻率。 數(shù)據(jù)采集模塊 系統(tǒng)采用 ADC0809 進(jìn)行數(shù)據(jù)采集。 系統(tǒng)的線性電源電路部分原理圖如圖 1所示： 圖 1 系統(tǒng)的線性電源模塊電路 當(dāng)電路接通后，如果 LED 燈亮起，則代表能產(chǎn)生出要求的電壓。 5 第二章 總體設(shè)計(jì) 硬件設(shè)計(jì) 線性電源模塊 根據(jù)系統(tǒng)要求，需提供 +12V、 12V、 +5V 的電源。其次，總線兼容型數(shù)據(jù)采集插件的數(shù)量不斷增大，與個(gè)人計(jì)算機(jī)兼容的數(shù)據(jù)采集系統(tǒng)的數(shù)量也在增加。 在互聯(lián)網(wǎng)行業(yè)快速發(fā)展的今天，數(shù)據(jù)采集已經(jīng)被廣泛應(yīng)用于互聯(lián)網(wǎng)及分布式領(lǐng)域，數(shù)據(jù)采集領(lǐng)域已經(jīng)發(fā)生了重要的變化。數(shù)據(jù)采集含義很廣，包括對(duì)面狀連續(xù)物理量的采集。數(shù)據(jù)量測(cè)方法有接觸式和非接觸式，檢測(cè)元件多種多樣。采集的數(shù)據(jù)大多是瞬時(shí)值，也可是某段時(shí)間內(nèi)的一個(gè)特征值。 被采集數(shù)據(jù)是已被轉(zhuǎn)換為電訊號(hào)的各種物理量，如溫度、水位、風(fēng)速、壓力等，可以是模擬量，也可以是數(shù)字量。數(shù)據(jù)采集技術(shù)廣泛應(yīng)用在各個(gè)領(lǐng)域。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。目前 Altera 已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 Quartus II支持 Altera的 IP核，包含了 LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) Quartus II 簡(jiǎn)介 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為 ，功能和接口。 VHSIC 是 Very High Speed Integrated Circuit 的縮寫(xiě)，是 20 世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了 VHDL 語(yǔ)言的出現(xiàn)。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用 串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA的編程無(wú)須專用的 FPGA編程器，只須用通用的 EPROM、PROM 編程器即可。加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA是由存放在片內(nèi) RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。在早期，較之模擬系統(tǒng)，數(shù)字系統(tǒng)的最 優(yōu)點(diǎn)就在于有良好的穩(wěn)定性 。這正是基于數(shù)字化帶來(lái)的靈活性。數(shù)字化之所以能如此得到廣泛拓展開(kāi)來(lái)，其主要在于以下兩個(gè)優(yōu)