【正文】 附 錄 時鐘控制的 VHDL 源程序： library ieee。 end if。 USE 。039。 0809 初始化 WHEN st1=ALE=39。039。039。 END PROCESS REG 。 END CNT10B。 CLKOUT = CLK0。 lpm_indata : STRING。 lpm_ram_dq_ponent : lpm_ram_dq GENERIC MAP ( intended_device_family = ACEX1K, lpm_address_control = REGISTERED, lpm_indata = REGISTERED, lpm_outdata = UNREGISTERED, lpm_type = LPM_RAM_DQ, lpm_width = 8, lpm_widthad = 9 ) PORT MAP ( address = address, inclock = inclock, data = data, we = we, q = sub_wire0 )。 END ram8。 THEN CQI = CQI + 1。 CLK : IN STD_LOGIC。EVENT AND CLK=39。OE=39。039。039。 定義各狀態(tài)子類型 22 SIGNAL current_state, next_state: states :=st0 。 clk500K = clk1。139。 18 致 謝 首先要感謝指導老師王棟 的嚴格指導和親切關(guān)懷，從一開始選題方向的指導，以及 VHDL 程序上的幫助，又提供了實驗室這 么好的良好的設(shè)計環(huán)境和條件，最終才使我能夠順利完成項目的設(shè)計， 老師兢兢業(yè)業(yè)的 工作精神、踏實真誠的處事態(tài)度也讓我受益匪淺。 CNT10B 原理圖如圖 14 所示： 圖 14 CNT10B RAM8 設(shè)計 RAM8 是 LAM_RAM，它有 8 位數(shù)據(jù)線和 9 位地址線。 IOUT1：電流輸出端 1，其值隨 DAC 寄存器的內(nèi)容線性變化 。 DAC0832 是 8 分辨率的 D/A 轉(zhuǎn)換集成芯片 ， 由 8位輸入鎖存器、 8 位 DAC 寄存器、 8 位 D/A 轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。 D0－ D7： 8 位數(shù)字輸出量引腳。因此我采用了濾波電容、防自激電容、 LED 燈及 固定式三端穩(wěn)壓器 LM790 LM7812 和 LM7912 等器件搭建成能產(chǎn)生 精度高、穩(wěn)定度好的直流輸出電壓 的線性電源電路。 數(shù)據(jù)采集，又稱數(shù)據(jù)獲取，是利用一種裝置，從系統(tǒng)外部采集數(shù)據(jù)并輸入到系統(tǒng)內(nèi)部的一個接口。 VHDL 語言簡介 VHDL 的英文全名是 VHSIC Hardware Description Language(VHSIC 硬件描 3 述語言 )。 FPGA 的基本特點主要有 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。本文對 FPGA 的數(shù)據(jù)采集與處理技術(shù)進行研究，基于 FPGA 在數(shù)據(jù)采樣控制和信號處理方面的高性能和單片系統(tǒng)發(fā)展的新熱點，把 FPGA 作為整個數(shù)據(jù)采集與處理系統(tǒng)的控制核心。 信息工程學院 2021 / 2021 學年第 二 學期 課程設(shè)計報告 題 目： 基于 FPGA 的音樂硬件演奏電路設(shè)計 課 程 名 稱 FPGA 系統(tǒng)開發(fā) 班 級 學 號 23/15/16 學 生 姓 名 劉嘉穎 /李瀅 /陳領(lǐng) 指 導 教 師 王 棟 2021 年 7 月 3 日 課程設(shè)計報告任務(wù)書 學 號 13610501153795 13610105151191 13610108151852 姓名 劉嘉穎 /李瀅 /陳領(lǐng) 專業(yè) 電子信息工程 設(shè)計 題目 基于 FPGA 的音樂硬件演奏電路設(shè)計 設(shè) 計 技 術(shù) 要 求 這是一種運用純硬件實現(xiàn)樂曲播放的電路，比運用微處理器實現(xiàn)樂曲播放更加復雜。 關(guān)鍵詞： FPGA， 采集和控制，單片機，電路板， VHDL 目 錄 第一章 緒論 ......................................................... 1 引言 .................................................................................................................. 1 EDA 簡介 ........................................................................................................... 1 FPGA 簡介 ......................................................................................................... 1 VHDL 語言簡介 ................................................................................................ 2 Quartus II 簡介 ............................................................................................ 3 數(shù)據(jù)采集技術(shù)簡介 ......................................................................................... 4 第二章 總體設(shè)計 ..................................................... 5 硬件設(shè)計 ......................................................................................................... 5 線性電源模塊 ........................................... 5 數(shù)據(jù)采集模塊 ........................................... 5 數(shù)據(jù)輸出模塊 ........................................... 8 按鍵控制模塊 .......................................... 11 軟件設(shè)計 ....................................................................................................... 12 ADCINT 設(shè)計 ........................................... 12 CNT10B 設(shè)計 ........................................... 12 RAM8 設(shè)計 ..........................