基于fpga的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì)課程設(shè)計(jì)-閱讀頁
2025-03-18 09:22本頁面
【正文】 位數(shù)據(jù)線和 9 位地址線。 RAM8 原理圖如圖 15 所示： 圖 15 RAM8 時(shí)鐘控制設(shè)計(jì) 由芯片 EP2C8Q208C8N 產(chǎn)生的 20MHz 的時(shí)鐘做輸入，經(jīng)過分頻以后，一路輸出與芯片 EP2C8Q208C8N 的 169 引腳相連的 500KHz 的時(shí)鐘，另一路則輸出給 14 ADC0809 供電的 10KHz 的時(shí)鐘。 Q 為 RAM8 的 8位輸出，與 DAC083。將線性電源模塊、數(shù)據(jù)采集模塊、 FPGA 模塊、數(shù)據(jù)輸出模塊及按鍵控制模塊連接好，時(shí)鐘頻率由系統(tǒng)時(shí)鐘信號(hào)輸入電路提供，然后通過 JTAG 下載模式在線 將生成的配置文件寫入芯片中 ，如圖 19 所示： 圖 19 程序下載 通過反復(fù)調(diào)試、修改、功能驗(yàn)證確認(rèn)無誤后，用示波器探頭接 DAC0832 輸出端。 17 結(jié) 論 本設(shè)計(jì)從可編程邏輯器件（ FPGA）著手，用 VHDL語言，結(jié)合 ADC080 DAC083TL082 等芯片實(shí)現(xiàn)了數(shù)據(jù)采集與輸出。 其放大電路和濾波電路用的芯片是 TL082，其放大倍數(shù)合適，低通濾波性能較好，輸出波形較為平滑。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD芯片。第三， RAM8 采用 8 位，針對(duì)輸出平坦度不夠的問題，可以通過軟硬件修正的方法來解決，可以擴(kuò)充 ROM 的容量。 18 致 謝 首先要感謝指導(dǎo)老師王棟 的嚴(yán)格指導(dǎo)和親切關(guān)懷，從一開始選題方向的指導(dǎo)，以及 VHDL 程序上的幫助，又提供了實(shí)驗(yàn)室這 么好的良好的設(shè)計(jì)環(huán)境和條件，最終才使我能夠順利完成項(xiàng)目的設(shè)計(jì)， 老師兢兢業(yè)業(yè)的 工作精神、踏實(shí)真誠(chéng)的處事態(tài)度也讓我受益匪淺。 同時(shí)也感謝同組的同學(xué)以及我們專業(yè)其他同學(xué)，此次設(shè)計(jì)的順利完成少不了你們的毫無保留幫助和傾盡全力的支持，在此我衷心感謝你們。 19 參考文獻(xiàn) [1] 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程（第三版） [M].北京：科學(xué)出版社， 2021：12 [2] 趙曙光，郭萬有 .可編程邏輯器件原理、開發(fā)與應(yīng)用 [M].西安：電子科技大學(xué)出版社， 2021： 8085 [3] [4] 甘歷 .VHDL 應(yīng)用與開發(fā)實(shí)踐 [M].北京：科技出版社 ， 2021： 5051 [5] 徐志軍 .大規(guī)模可編程邏輯器件及其應(yīng)用 [M].成都：電子科技大學(xué)出版社，2021 [6] 程佩清 .數(shù)字信號(hào)處理教程 [M].北京：清華大學(xué)出版社， 2021 [7] 王金明 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL[M].北京：電子工業(yè)出版社 ， 2021 [8] FPGA實(shí)現(xiàn) [M].北京 ： 清華大學(xué)出版社 ， 2021 20 附 錄 時(shí)鐘控制的 VHDL 源程序： library ieee。 use 。 entity clk_b is port(clk: in std_logic。 end entity。 signal temp1: integer range 0 to 49。 begin process(clk)500kHZ begin if clk39。139。 if temp1=24 then clk1=not clk1。 end if。 end process。event and clk=39。 then 21 temp2=temp2+1。temp2=0。 end if。 clk500K = clk1。 end behave。 USE 。 來自 0809 轉(zhuǎn)換好的 8位數(shù)據(jù) CLK : IN STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE : OUT STD_LOGIC。 轉(zhuǎn)換開始信號(hào) OE : OUT STD_LOGIC。 信號(hào)通道最低位控制信號(hào) LOCK0 : OUT STD_LOGIC。 8位數(shù)據(jù)輸出 END ADCINT。 定義各狀態(tài)子類型 22 SIGNAL current_state, next_state: states :=st0 。 SIGNAL LOCK : STD_LOGIC。039。039。139。 LOCK0 = LOCK 。039。039。039。039。 0809 初始化 WHEN st1=ALE=39。START=39。LOCK=39。OE=39。 next_state = st2。039。039。039。039。139。 EOC=1 表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE=39。START=39。LOCK=39。OE=39。 next_state = st4。039。039。139。139。 WHEN OTHERS = next_state = st0。 END PROCESS COM 。EVENT AND CLK=39。) THEN current_state=next_state。 END PROCESS REG 。139。EVENT THEN REGL = D 。 END PROCESS LATCH1 。 CNT10B 的 VHDL 源程序： LIBRARY IEEE。 USE 。 CLK : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0)。 END CNT10B。 SIGNAL CLK0 : STD_LOGIC。139。 PROCESS(CLK0,CLR,CQI) BEGIN IF CLR = 39。 THEN CQI = 000000000。EVENT AND CLK0 = 39。 THEN CQI = CQI + 1。 END PROCESS。 CLKOUT = CLK0。 RAM8 的 VHDL 源程序： 24 LIBRARY ieee。 LIBRARY lpm。 ENTITY ram8 IS PORT ( address : IN STD_LOGIC_VECTOR (8 DOWNTO 0)。 inclock : IN STD_LOGIC 。139。 END ram8。 COMPONENT lpm_ram_dq GENERIC ( intended_device_family : STRING。 lpm_indata : STRING。 lpm_type : STRING。 lpm_widthad : NATURAL )。 inclock : IN STD_LOGIC 。 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 END COMPONENT。 lpm_ram_dq_ponent : lpm_ram_dq GENERIC MAP ( intended_device_family = ACEX1K, lpm_address_control = REGISTERED, lpm_indata = REGISTERED, lpm_outdata = UNREGISTERED, lpm_type = LPM_RAM_DQ, lpm_width = 8, lpm_widthad = 9 ) PORT MAP ( address = address, inclock = inclock, data = data, we = we, q = sub_wire0 )。
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