基于fpga的數(shù)據(jù)采集系統(tǒng)電路設(shè)計課程設(shè)計-wenkub.com
2025-02-22 09:22 本頁面
【正文】 lpm_ram_dq_ponent : lpm_ram_dq GENERIC MAP ( intended_device_family = ACEX1K, lpm_address_control = REGISTERED, lpm_indata = REGISTERED, lpm_outdata = UNREGISTERED, lpm_type = LPM_RAM_DQ, lpm_width = 8, lpm_widthad = 9 ) PORT MAP ( address = address, inclock = inclock, data = data, we = we, q = sub_wire0 )。 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 lpm_widthad : NATURAL )。 lpm_indata : STRING。 END ram8。 inclock : IN STD_LOGIC 。 LIBRARY lpm。 CLKOUT = CLK0。 THEN CQI = CQI + 1。 THEN CQI = 000000000。139。 END CNT10B。 CLK : IN STD_LOGIC。 CNT10B 的 VHDL 源程序： LIBRARY IEEE。EVENT THEN REGL = D 。 END PROCESS REG 。EVENT AND CLK=39。 WHEN OTHERS = next_state = st0。139。039。OE=39。START=39。 EOC=1 表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。039。039。 next_state = st2。LOCK=39。 0809 初始化 WHEN st1=ALE=39。039。039。139。039。 定義各狀態(tài)子類型 22 SIGNAL current_state, next_state: states :=st0 。 信號通道最低位控制信號 LOCK0 : OUT STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE : OUT STD_LOGIC。 USE 。 clk500K = clk1。temp2=0。event and clk=39。 end if。139。 signal temp1: integer range 0 to 49。 entity clk_b is port(clk: in std_logic。 19 參考文獻 [1] 潘松，黃繼業(yè) .EDA 技術(shù)實用教程（第三版） [M].北京：科學(xué)出版社， 2021：12 [2] 趙曙光，郭萬有 .可編程邏輯器件原理、開發(fā)與應(yīng)用 [M].西安：電子科技大學(xué)出版社， 2021： 8085 [3] [4] 甘歷 .VHDL 應(yīng)用與開發(fā)實踐 [M].北京：科技出版社 ， 2021： 5051 [5] 徐志軍 .大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 [M].成都：電子科技大學(xué)出版社，2021 [6] 程佩清 .數(shù)字信號處理教程 [M].北京：清華大學(xué)出版社， 2021 [7] 王金明 .數(shù)字系統(tǒng)設(shè)計與 Verilog HDL[M].北京：電子工業(yè)出版社 ， 2021 [8] FPGA實現(xiàn) [M].北京 ： 清華大學(xué)出版社 ， 2021 20 附 錄 時鐘控制的 VHDL 源程序： library ieee。 18 致 謝 首先要感謝指導(dǎo)老師王棟 的嚴格指導(dǎo)和親切關(guān)懷，從一開始選題方向的指導(dǎo)，以及 VHDL 程序上的幫助，又提供了實驗室這 么好的良好的設(shè)計環(huán)境和條件，最終才使我能夠順利完成項目的設(shè)計， 老師兢兢業(yè)業(yè)的 工作精神、踏實真誠的處事態(tài)度也讓我受益匪淺。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD芯片。 17 結(jié) 論 本設(shè)計從可編程邏輯器件（ FPGA）著手，用 VHDL語言，結(jié)合 ADC080 DAC083TL082 等芯片實現(xiàn)了數(shù)據(jù)采集與輸出。 Q 為 RAM8 的 8位輸出，與 DAC083。 CNT10B 原理圖如圖 14 所示： 圖 14 CNT10B RAM8 設(shè)計 RAM8 是 LAM_RAM，它有 8 位數(shù)據(jù)線和 9 位地址線。兩個按鍵開關(guān)電路如圖 11所示： 圖 11 系統(tǒng)按鍵控制模塊電路 軟件設(shè)計 ADCINT 設(shè)計 ADCINT 是控制 0809 的采樣狀態(tài)機。 TL082 是一通用 JFET 雙運算放大器。 ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效 。 IOUT1：電流輸出端 1，其值隨 DAC 寄存器的內(nèi)容線性變化 。 D0～ D7： 8 位數(shù)據(jù)輸入線 。 TTL 兼容。 177。 DAC0832 是 8 分辨率的 D/A 轉(zhuǎn)換集成芯片 ， 由 8位輸入鎖存器、 8 位 DAC 寄存器、 8 位 D/A 轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。當 START 為上跳沿時，所有內(nèi)部寄存器清零；下跳沿時，開始 A/D 轉(zhuǎn)換；在轉(zhuǎn)換期間， START 需保持低電平不變。 VREF（－）：參考電壓負端。 CLK：時鐘信號輸入端。 D0－ D7： 8 位數(shù)字輸出量引腳。系統(tǒng)中由可調(diào)電位器提供。 ADC0809 的主要特性： 8 位。 ADC0809 是逐次逼近式 A/D 轉(zhuǎn)化器，由 8 位 A/D 轉(zhuǎn)換器、 8路多路開關(guān)以及微處理機兼容組成的控制邏輯的 CMOS 組件。因此我采用了濾波電容、防自激電容、 LED 燈及 固定式三端穩(wěn)壓器 LM790 LM7812 和 LM7912 等器件搭建成能產(chǎn)生 精度高、穩(wěn)定度好的直流輸出電壓 的線性電源電路。首先，分布式控制應(yīng)用場合中的智能數(shù)據(jù)采集系統(tǒng)在國內(nèi)外已經(jīng)取得了長足的發(fā)展。不論哪種方法和元件，均以不影響被測對象狀態(tài)和測量環(huán)境為前提，以保證數(shù)據(jù)的正確性。采集一般是采樣方式，即隔一定時間（稱采樣周期）對同一點數(shù)據(jù)重復(fù)采集。 數(shù)據(jù)采集，又稱數(shù)據(jù)獲取，是利用一種裝置，從系統(tǒng)外部采集數(shù)據(jù)并輸入到系統(tǒng)內(nèi)部的一個接口。 QuartusII 圖標 Maxplus II 作為 Altera 的上一代 PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。 VHDL 語言簡介 VHDL 的英文全名是 VHSIC Hardware Description Language(VHSIC 硬件描 3 述語言 )。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。 FPGA 的基本特點主要有 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。 數(shù)字系統(tǒng)穩(wěn)定可靠。 隨著技術(shù)的發(fā)展，各種各樣基于數(shù)字化的產(chǎn)品不斷推陳出新，給我們的生活帶來了極大的好處。本文對 FPGA 的數(shù)據(jù)采集與處理技術(shù)進行研究，基于 FPGA 在數(shù)據(jù)采樣控制和信號處理方面的高性能和單片系統(tǒng)發(fā)展的新熱點，把 FPGA 作為整個數(shù)據(jù)采集與處理系統(tǒng)的控制核心。 參 考 文 獻 [1] 康華光 ,陳大欽 .電子技術(shù)基礎(chǔ)
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