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基于fpga的數(shù)字頻率計(jì)設(shè)計(jì)論文-文庫(kù)吧資料

2025-03-06 09:22本頁(yè)面
  

【正文】 h5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8!z89Am YWv*3tnGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8! z89Am UE9aQGn8xp$Ramp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。ksv*3t nGK8!z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。 UE9aQGn8xp$Ramp。 6a*CZ7H$dq8Kqqf HVZFedswSyXTyamp。 gTXRm 6X4NGpP$vSTTamp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK!zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。MuWFA5ux^Gjqv^$UE9wEwZQcUE% amp。 gTXRm 6X4NGpP$vSTTamp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! zn% Mz849Gx^Gjqv^$UE9wEwZQcUE% amp。 gTXRm6X4NGpP$vSTTamp。849Gx^Gj qv^$UE9wEwZQcUE%amp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。 UE9aQGn8xp$Ramp。 6a*CZ7H$dq8Kqqf HVZFedswSyXTyamp。gTXRm 6X4NGpP$vSTTamp。 MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK!zn%Mz849Gx^Gj qv^$UE9wEwZQcUE% amp。 gTXRm6X4NGpP$vSTTamp。 MuWFA5ux^Gj qv^$UE9wEwZQcUE%amp。 gTXRm6X4NGpP$vSTTamp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! zn% Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。 849Gx^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。gTXRm 6X4NGpP$vSTTamp。M uWFA5ux^Gj qv^$UE9wEwZQcUE% amp。gTXRm 6X4NGpP$vSTTamp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK!zn%Mz849Gx^Gj qv^$UE9wEwZQcUE% amp。 gTXRm 6X4NGpP$vSTTamp。849Gx^Gj qv^$UE9wEwZQcUE%amp。 QA9wkxFyeQ^! djsXuyUP2kNXpRWXm Aamp。 end end end end endmodule 參考文獻(xiàn) [1] 基于 Verilog 的數(shù)字系統(tǒng)應(yīng)用設(shè)計(jì) .王鈿 卓興旺 編著 .北京:國(guó)防工業(yè)出版社, [2] 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog 編著 .北京:電子工業(yè)出版社, [3] Verilog 數(shù)字系統(tǒng) 設(shè)計(jì) 教程 .夏宇聞 編著 .北京航空航天出版社 , [4] VLSI 數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) .(美 ) 著 . 陳弘毅等譯 .北京:機(jī)械 工業(yè)出版社, 內(nèi)部資料 請(qǐng)勿外傳 9JWKf wvGt YM*Jgamp。 FTRIGGER = 0。 end end else begin counter = 0。 FTRIGGER = 0。 counter = 0。 end else if(counter == 110) begin FCLR = 1。 FTRIGGER = 1。 (counter = 110)) begin FGATE = 0。 end else if((counter = 103) amp。 FCLR = 0。 end end else if((STAT == 2) || (STAT == 3)) begin if(counter = 102) begin FGATE = 1。 FTRIGGER = 0。 end end else begin counter = 0。 counter = counter + 1。 counter = 0。 end else if(counter == 1031) begin FCLR = 1。 FTRIGGER = 1。 (counter = 1031)) begin FGATE = 0。 end else if((counter = 1024) amp。 FCLR = 0。 end end else if(STAT == 1) begin if(counter = 1023) begin FGATE = 1。 FTRIGGER = 0。 end end else begin counter = 0。 FTRIGGER = 0。 counter = 0。 end else if(counter == 10247) begin FCLR = 1。 FTRIGGER = 1。 (counter = 10247)) begin FGATE = 0。 end else if((counter = 10240) amp。 FCLR = 0。 end end else begin if(STAT == 0) begin if(counter = 10239) begin FGATE = 1。 end else if(STAT == 1) begin counter = 1024。 FTRIGGER = 0。 end FGATE = 0。 end else if(STAT == 1) begin counter = 1024。 reg[13:0] counter。 output FGATE, FCLR, FTRIGGER。 input CLK1024, trigger, RESET。 end else begin out = in。 always (posedge clk or posedge set or posedge reset) begin if(set) begin out = 1。 output[3:0] out。 input clk, set, reset。 out_clr = 0。 end else if(counter == 110) begin counter = 0。 end out_gate = 0。 end else begin out_clr = 0。 (counter = 109)) begin if((counter == 103) || (counter == 105) || (counter == 107)) begin out_trigger = 1。 end else if((counter = 102) amp。 out_clr = 0。 end else if(counter = 101) begin out_gate = 1。 out_clr = 0。 end else if(reset) begin counter = 100。 reg[6:0] counter。 output out_gate, out_clr, out_trigger。 end end endmodule 分頻器 module freqcer_103(clk, trigger, reset, out_gate, out_clr, out_trigger)。 out_trigger = 0。 end else if(counter = 1032) begin counter = 0。 end out_gate = 0。 else begin out_clr = 0。 (counter = 1031)) begin if((counter == 1025) || (counter == 1027) || (counter == 1029)) out_trigger = 1。 end else if((counter = 1024) amp。 counter = counter + 1139。 out_gate = 1。 out_gate = 0。 out_trigger = 0。 always (posedge clk or posedge trigger) begin if(trigger) begin counter = 1023。 reg out_gate, out_clr, out_trigger。 input clk, trigger, reset。 實(shí)驗(yàn)中采用的 CPU 式的指令周期結(jié)構(gòu)是不錯(cuò)的,保證了系統(tǒng)的穩(wěn)定性和快速響應(yīng),但是由于剛剛接觸,設(shè)計(jì)的時(shí)候邏輯、時(shí)序設(shè)計(jì)不夠簡(jiǎn)潔,很多地方還有待改進(jìn)。因?yàn)槿齻€(gè)分頻器是并行獨(dú)立計(jì)數(shù)分頻,因此無(wú)法保證換檔時(shí)各個(gè)分頻器狀態(tài)同步,解決方案是改進(jìn)分頻器,采用統(tǒng)一結(jié)構(gòu)。 另外,在高檔位向低檔位轉(zhuǎn)換時(shí),會(huì)產(chǎn)生第一次測(cè)量不準(zhǔn)的現(xiàn)象,尤其是在第一檔上特別明顯。 end end always (negedge clr) begin stat = stat_reg。 count = 0。 //計(jì)數(shù)有效,鎖存 end end end else if(count == 2) begin //T3 脈沖 flag = 0。 //檔位保持 end else begin stat_reg = stat_reg 1。 end end else if(flag == 2) begin //檔位不夠 latch_stat = latch_stat。 //鎖存器置位 end else begin //向上調(diào)檔 stat_reg = stat_reg + 1。 if(reset_reg == 0) begin // 非復(fù)位周期 clrof = 0。 end else if((IN3) || (IN4)) begin //計(jì)數(shù)有效 flag = 0。amp。 flag = 1。 stat_reg = stat。 latch_clk = 0。 end else if(count == 0) begin //T1 脈沖 count = count + 1。 end else if(clr) begin //清零信號(hào) T4 flag = 0。 clrof = 1。 count = 0。 stat_reg = 0。 reg[1:0] latch_stat, stat, flag, count, stat_reg。 reg counter_clrn, latch_clk, clrof, reset_reg。 input[3:0] IN3, IN4。具體源程序如下: module control_core(clk, clr, reset, of, IN3, IN4, counter_clrn, latch_clk, clrof, latch_stat, stat)。當(dāng) 3T 脈沖到來(lái)時(shí),清除中間狀態(tài)寄存器。如果 flag= 1,有溢出,向上換檔,如果當(dāng)前檔位為 3,則保持,并且將鎖存器置位 (顯示1FFFF),否則向上調(diào)一擋; 如果 flag= 2,檔位不夠,當(dāng)當(dāng)前檔位為 0 時(shí),保持,否則向下調(diào)一擋。在 1T 時(shí)刻第工作脈沖到來(lái)時(shí),首先檢測(cè)是不是復(fù)
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