【正文】 本得以實現(xiàn)。串口通信本系統(tǒng)串口通信只用到了發(fā)送功能，因此為了檢驗程序的正確與否，我們在程序中先發(fā)常數(shù)，然后發(fā)給pc，借助串口調(diào)試助手進(jìn)行調(diào)試。由通信協(xié)議我們知道：下位機(jī)頻率與上位機(jī)波特率要對應(yīng)。 II軟件進(jìn)行編譯，順利通過編譯后生成模塊圖。第二個上升沿時ALE和START變?yōu)榈碗娖?，此時ADC0809開始模數(shù)轉(zhuǎn)換，同時檢測EOC的狀態(tài)，當(dāng)其為高電平時表示轉(zhuǎn)換結(jié)束，所以在第三次和第四次上升沿OE均輸出高電平，第四個上升沿時ADC0809將轉(zhuǎn)換好的數(shù)據(jù)傳給fpga，因此我們看到這時DOUT為71H。 ADC0809模塊仿真結(jié)果如下圖所示： ADC0809仿真結(jié)果 由仿真圖形我們可以看到：clk為ADC0809工作時序，通過對系統(tǒng)時鐘分頻得到。由此我們可以判斷，通道選擇控制模塊設(shè)計成功。 ： ，clk為系統(tǒng)時鐘經(jīng)5000分頻后的時鐘信號，address[1..0]為地址信號輸出，它輸出給通道選擇芯片hcf4052的連個地址信號管腳。并通過仿真來驗證我們在第三節(jié)所設(shè)計模塊的正確性。后者是指驗證平臺，它通過編寫代碼，對輸入產(chǎn)生預(yù)定的激勵，然后有選擇的觀察輸出，并可以驗證輸出是否符合設(shè)計要求。仿真采用嵌入在軟件中的SignalTap II。3 仿真與調(diào)試 FPGA調(diào)試簡介在FPGA硬件語言設(shè)計完成之后需要對其進(jìn)行仿真與調(diào)試，成功之后才能制板。end if。139。039。end if。)thenif(count=99)then count:=0。event and clk_in=39。beginprocess(clk_in)variable count:integer range 0 to 99。因為分頻原理是一樣，所以這里只給出100分頻模塊的部分代碼，其它分頻不再贅述了。 end behavior。 txd=txds。 end if。 轉(zhuǎn)到保持?jǐn)?shù)據(jù)的狀態(tài) when others = 容錯設(shè)計，其他情況一律跳轉(zhuǎn)到空閑狀態(tài) state=xidle。 bitt:=bitt+1。 end if。 else t16:=t16+1。 如果還沒有輸出8位，那么跳轉(zhuǎn)到輸出狀態(tài) end if。 t16:=0。 開始位輸出 when xwait= if t16 =3 then 計數(shù)器計數(shù)到15跳轉(zhuǎn)到下一狀態(tài) if bitt=10 then 如果輸出8位完成，就轉(zhuǎn)到結(jié)束傳輸狀態(tài) state=xidle。 txds=39。 state=xstart。 t16:=0。 end if。 then 開始發(fā)送信號觸發(fā) state=xstart。 輸出初始化是1 else case state is when xidle = if w_en=39。 異步初始化，狀態(tài)機(jī)設(shè)置為空閑狀態(tài) txds=39。039。 計數(shù)器，用來發(fā)送variable bitt: integer range 0 to 9 :=0。tx_reg=1011110010。 39。amp。 輸出數(shù)據(jù) begintx_reg=39。signal txds : std_logic。部分代碼如下所示：designed by G_XWarchitecture behavior of transfer istype state_type is (xidle,xstart,xwait,xshift)。傳送與接受的雙方設(shè)定好同樣的傳輸位數(shù)，直到1個數(shù)據(jù)位送完以后，送停止位。幀與幀之間用高電平分開。異步通訊方式規(guī)定了傳輸格式，都以相同的幀格式傳送。信息傳輸可隨時地或間斷地進(jìn)行，不受時間的限制。雖然目前大部分處理器芯片中都集成了UART，但是一般FPGA芯片卻沒有這個特點，所以使用FPGA作為處理器可以有兩個選擇，第一個選擇是使用UART芯片進(jìn)行串并轉(zhuǎn)換，第二個選擇是在FPGA內(nèi)部實現(xiàn)UART功能。實現(xiàn)串口通信主要需要完成兩部分工作：將串口電平轉(zhuǎn)換為設(shè)備電路板的工作電平，即實現(xiàn)RS232電平和TTL/CMOS電平的轉(zhuǎn)換；接收并且檢驗串行的數(shù)據(jù)，將數(shù)據(jù)變成并行的并提供給處理器處理。因此ADC0809在與FPGA通信時，無需再對IO口進(jìn)行編程，它的數(shù)據(jù)總線可以直接與FPGA的IO口連接，進(jìn)行數(shù)據(jù)交換。由于ADC0809采用通用串口通信方式。END PROCESS LATCH1。EVENT THEN DOUT=REG_0。139。END PROCESS REG。) THEN current_state=next_state。EVENT AND CLK=39。END PROCESS COM。 WHEN OTHERS=next_state=st0。139。139。039。039。next_state=st4。OE=39。LOCK=39。START=39。 WHEN st3=ALE=39。 ELSE next_state=st2。139。039。039。039。039。next_state=st2。OE=39。LOCK=39。START=39。 WHEN st1=ALE=39。039。139。039。039。 ADC0809采樣狀態(tài)圖由狀態(tài)圖我們可以發(fā)現(xiàn)，運(yùn)用狀態(tài)機(jī)來控制ADC0809模塊無疑是最佳選擇。轉(zhuǎn)換結(jié)束后，EOC變?yōu)楦唠娖?，指示A/D轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，此時外部可以控制OE由低電平變?yōu)楦唠娖?，進(jìn)入有效輸出階段。此時、進(jìn)入轉(zhuǎn)換狀態(tài)，周期約為100181。end process。 end if。 else q:=q+1。139。 begin if clk39。end 。部分代碼如下所示： designed by G_XW the address block entity address is port( clk:in std_logic。而系統(tǒng)用到的EP2C5T144C8芯片的系統(tǒng)時鐘為50Mhz，因此需要系統(tǒng)將時鐘分頻處理。但是考慮到實驗室條件和成本，我只用了四個霍爾傳感器，但還是需要通道