【正文】 、低電平時選擇指令寄存器。第5腳：R/W為讀寫信號線，高電平時進行讀操作，低電平時進行寫操作。當(dāng)RS和R/W共同為低電平時可以寫入指令或者顯示地址，當(dāng)RS為低電平R/W為高電平時可以讀忙信號，當(dāng)RS為高電平R/W為低電平時可以寫入數(shù)據(jù)。第6腳：E端為使能端，當(dāng)E端由高電平跳變成低電平時，液晶模塊執(zhí)行命令。第7～14腳：D0～D7為8位雙向數(shù)據(jù)線。第15腳：背光源正極。第16腳：背光源負(fù)極。在了解引腳圖之后再看看LCD1602液晶模塊內(nèi)部的控制器共有11條控制指令，如下表所示：表44：LCD1602指令說明序號指令RSR/WD7D6D5D4D3D2D1D01清顯示00000000012光標(biāo)返回000000001*3置輸入模式00000001I/DS4顯示開/關(guān)控制0000001DCB5光標(biāo)或字符移位000001S/CR/L**6置功能00001DLNF**7置字符發(fā)生存貯器地址0001字符發(fā)生存貯器地址8置數(shù)據(jù)存貯器地址001顯示數(shù)據(jù)存貯器地址9讀忙標(biāo)志或地址01BF計數(shù)器地址10寫數(shù)到CGRAM或DDRAM）10要寫的數(shù)據(jù)內(nèi)容11從CGRAM或DDRAM讀數(shù)11讀出的數(shù)據(jù)內(nèi)容1602液晶模塊的讀寫操作、屏幕和光標(biāo)的操作都是通過指令編程來實現(xiàn)的。（說明：1為高電平、0為低電平）。指令1：清顯示，指令碼01H,光標(biāo)復(fù)位到地址00H位置。指令2：光標(biāo)復(fù)位，光標(biāo)返回到地址00H。指令3：光標(biāo)和顯示模式設(shè)置I/D：光標(biāo)移動方向，高電平右移，低電平左移 S:屏幕上所有文字是否左移或者右移。高電平表示有效，低電平則無效。指令4：顯示開關(guān)控制D：控制整體顯示的開與關(guān)，高電平表示開顯示，低電平表示關(guān)顯示C：控制光標(biāo)的開與關(guān)，高電平表示有光標(biāo)，低電平表示無光標(biāo) B：控制光標(biāo)是否閃爍，高電平閃爍，低電平不閃爍。指令5：光標(biāo)或顯示移位 S/C：高電平時移動顯示的文字，低電平時移動光標(biāo)。指令6：功能設(shè)置命令DL：高電平時為4位總線，低電平時為8位總線 N：低電平時為單行顯示，高電平時雙行顯示 F: 低電平時顯示5x7的點陣字符，高電平時顯示5x10的點陣字符。指令7：字符發(fā)生器RAM地址設(shè)置。指令8：DDRAM地址設(shè)置。指令9：讀忙信號和光標(biāo)地址 BF：為忙標(biāo)志位，高電平表示忙，此時模塊不能接收命令或者數(shù)據(jù)，如果為低電平表示不忙。指令10：寫數(shù)據(jù)。指令11：讀數(shù)據(jù)。在知道LCD1602的引腳圖和內(nèi)部指令操作之后，我們就可以知道用Verilog編寫程序需要的時序圖如下：圖45 LCD驅(qū)動時序圖在數(shù)據(jù)顯示過程中，首先得從FPGA得到我們想要的溫度數(shù)據(jù)，然后再利用FPGA對1602進行時鐘上的操作使LCD能夠顯示想要的數(shù)據(jù)。在這個過程之中他不是像之前的兩個驅(qū)動都是通過SCL和SDA信號來進行控制的，而是FPGA開發(fā)板上具有的模塊，所以要就只要按照上圖的時序來進行Verilog語言編寫就可以了。首先我們給出一個FPGA的一個驅(qū)動模塊然后再給出整個調(diào)用這個模塊，在驅(qū)動LCD時候是這樣定義接口的：module lcd1602_drive( input clk, // 50MHz時鐘 input rst_n, // 復(fù)位信號 // LCD1602 Input Value input [127:0] row1_val, // 第一行字符 input [127:0] row2_val, // 第二行字符// LCD1602 Interface output reg [ 7:0] lcd_data, // 數(shù)據(jù)總線 output lcd_e, // 使能信號 output reg lcd_rs, // 指令、數(shù)據(jù)選擇 output lcd_rw // 讀、寫選擇)。然后通過在頂層程序中調(diào)用這個模塊而達(dá)到能夠?qū)崿F(xiàn)我們想要的把FPGA中的溫度數(shù)據(jù)信號加載到LCD上，實現(xiàn)數(shù)據(jù)處理和顯示的功能。5 總結(jié)這次設(shè)計的主要目的是通過FPGA來實現(xiàn)光纖溫度傳感測試出某一點的溫度，但是在這次畢業(yè)設(shè)計當(dāng)中焊接了電路板，寫出了驅(qū)動的程序，但是沒有把實驗板調(diào)試成功。在這次設(shè)計中，做的I2C協(xié)議程序，和DAC8571的驅(qū)動，ADS1115的驅(qū)動，以及LCD1602的驅(qū)動。I2C協(xié)議的仿真圖： 圖51 I2C協(xié)議的仿真圖由圖中的的SCL信號和SDA信號我們可以知道SCL信號是由時鐘信號直接分頻而來的，而SDA信號則因為沒有地址信號而沒有輸出只有高電平。DAC8571驅(qū)動的仿真圖： 圖52 DAC8571的仿真圖 圖中SCL信號為時鐘信號的500倍分頻信號，而SDA信號輸出的是10011000，由于第九個信號沒有應(yīng)答所以就一直保持低電平。但是由于低電平這是持續(xù)一個byte，之后fpga就開始了結(jié)束信號，變成了高電平。ADS1115驅(qū)動的仿真圖：圖53 ADS1115驅(qū)動的仿真圖圖中SCL信號為時鐘信號的500倍分頻信號，而SDA信號輸出的是10010000，由于第九個信號沒有應(yīng)答所以就一直保持低電平。但是由于低電平這是持續(xù)一個byte，之后fpga就開始了結(jié)束信號，變成了高電平。雖然這個仿真圖是出來了，焊接了電路板，電路還是沒有驅(qū)動成功，這是一個用了比較多的器件的一個電路圖，我認(rèn)真的檢查過焊接過的電路圖，但是沒有找出問題，所以說調(diào)試一個硬件電路是比較麻煩耗時，而且讓人很煩躁的一件事情。希望有人接著我的后續(xù)工作，把這個實驗做出來。從這次我做的工作來看，其接線都是通過SCL和SDA兩根線連接的，所以在硬件方面的集成性是比較高的，由于實驗結(jié)果沒有出來，不能看到其處理速度方面的優(yōu)勢。在軟件實施方面它相對于ARM和單片機都難一點，但是他在時間的控制方面精確多了。此外通過這次畢業(yè)論文，我覺得我對基于FPGA的光電數(shù)據(jù)采集和處理的設(shè)計有了比較好了解，對我這次論文中所用時間的分配不是很好導(dǎo)致最后有點匆忙，在這次設(shè)計之中我覺得我還是有許多感想的。首先，對于光電數(shù)據(jù)采集系統(tǒng)我有了個比較大概的了解，知道國內(nèi)階段可能的狀況，可能也許是通過網(wǎng)絡(luò)文章的問題可能與實際情況有一定的差距，國外在光電采集器方面比國內(nèi)要先進但是價格是比較昂貴的，然后就是國內(nèi)的光電采集器價格比較便宜但是在精度方面有所欠缺，所以我們需要通過設(shè)計一些方案來改變現(xiàn)狀，找準(zhǔn)FPGA的高速和集成性高來進行光電數(shù)據(jù)采集和處理。然后就得需要我去學(xué)習(xí)一門新的語言VeilogHDL，因為我覺得在大學(xué)期間學(xué)習(xí)能力是最重要的，不管是什么時候我們可以用原有的語言來實現(xiàn)這個系統(tǒng)的操作，但是通過對多種語言的學(xué)習(xí)可以使我們更加了解他們的之間的差別，這樣對于自身的發(fā)展更加有利。而且以前學(xué)習(xí)過VHDL語言，對于學(xué)習(xí)Veilog語言也是一個基礎(chǔ)，使我容易上手，然后就是理解中語言的設(shè)計思路，在Veilog語言中他有的是硬件連接，可以用時鐘信號來處理很多問題，不像C語言那樣可以直接給出串行數(shù)據(jù)，在這我們只有根據(jù)時鐘信號一個一個數(shù)據(jù)的來處理我們想要發(fā)送的信號。FPGA在時序的控制精度是相當(dāng)高的，可以達(dá)到10個ns，所以對于比較精確的時間控制器件例如CCD的控制是相當(dāng)重要的。在讀DATASHEET這個方面我有了很大的進步，因為如果不讀懂，器件的操作是完全不知道的，我費了很大的力氣。在于寫論文這個方面，要多和老師交流自己才能確定方向，知道自己應(yīng)該在什么方向上努力，而且不要把事情看得很簡單，其實每一件復(fù)雜的東西都是由于簡單的東西構(gòu)成的，由于在工作考研上面的不順利，我在畢業(yè)設(shè)計上的時間相對較少，所以做的比較匆忙，以至于東西做的有些粗糙。我覺得自己最大的一個缺點就是很少和人交流，不懂的地方喜歡自己慢慢弄，這樣很是影響做事效率，雖然經(jīng)歷過挫折，最后還是把畢業(yè)設(shè)計給弄完了。在畢業(yè)設(shè)計的這段時間里，我學(xué)到了很多的東西，在以后生活中我會永遠(yuǎn)的記住我在大學(xué)所學(xué)到的東西，永遠(yuǎn)保持一種不斷思考，不斷進步，能夠吃苦耐勞，也要講求方式方法的生活習(xí)慣。參考文獻[1] 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何賓．EDA原理及Verilog實現(xiàn)[M]．北京：清華大學(xué)出版社．致 謝畢業(yè)論文即將完成，我的學(xué)生生涯也要告一段落了。借此機會，我要對四年來幫助過我的人表示深深的感謝。感謝我的導(dǎo)師XX教授，他們嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣；他們循循善誘的教導(dǎo)和不拘一格的思路給予我無盡的啟迪。感謝實驗室的師兄們給我的幫助，還有物理樓其他實驗室的師兄、師姐們，是你們給了我機會。從開始進入課題到論文到順利完成，有多少可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里請接受我誠摯的謝意！ 年 月 日