【正文】 hen d_addra=d_addra+1。 end if。 end if。 end process p7。end Behavioral。數(shù)字量采集library IEEE。use 。use 。use 。ENTITY sipo is Port( glrn : in std_logic。 fosc : in std_logic。 start : in std_logic。 fifod_IN : in std_logic。 addra : out std_logic_vector(9 downto 0)。 clk : out std_logic。 wrfifo : out std_logic。 fifod_out : out std_logic_vector(7 downto 0) )。End ENTITY。Architecture Behavioral of sipo is signal count : std_logic_vector(6 downto 0)。 signal d_wrfifo : std_logic。 signal Q : std_logic_vector(7 downto 0)。 signal d_addra : std_logic_vector(9 downto 0)。Begin wrfifo=d_wrfifo。 addra=d_addra。 process(fosc, glrn, start) begin if glrn=39。039。 or start=39。139。 then count=0000000。 elsif fosc 39。 event and fosc=39。139。 then if count=124 then 7CH count=0000000。 else count=count+1。 end if。 end if。 end process 。produce SIPO start process(fosc, glrn) begin if glrn=39。039。 then clk=39。139。 elsif fosc 39。 event and fosc=39。139。 then if (count=10) and (count=30) then started time pulse t=1us 0AH,1EH clk=39。039。 0BH,1FH(simulation) else clk=39。139。 end if。 end if。 end process 。SIPO process(fosc, glrn)begin if glrn=39。039。 then elsif fosc 39。 event and fosc=39。139。 then if(count30)and(count40) then Q(0)=fifod_IN。 For I IN 1 TO 7 LOOP Q(I)= Q(I1)。 END LOOP。 else Null。 END if。end if。 fifod_OUT=Q。END Process 。write fifo data process(fosc, glrn) begin if glrn=39。039。 then d_wrfifo=39。139。 elsif fosc 39。 event and fosc=39。139。 then if (count41) and (count45) then d_wrfifo=39。039。 elsif (count81) and (count85) then d_wrfifo=39。039。 else d_wrfifo=39。139。 end if。 end if。 end process 。write fifo data process(fosc, glrn) begin if glrn=39。039。 then d_addra=0000000000。 elsif fosc39。event and fosc=39。139。 then if count=46 then d_addra=d_addra+1。 elsif count=86 then d_addra=d_addra+1。 end if。 end if。end process 。end Behavioral。開關量采集library IEEE。use 。use 。ENTITY kaiguanliang2 IS PORT( a9 : in std_logic。 a : in std_logic_vector(2 downto 0)。 ak0 : in std_logic。 ak1 : in std_logic。 ak2 : in std_logic。 ak3 : in std_logic。 ak4 : in std_logic。 ak5 : in std_logic。 ak6 : in std_logic。 ak7 : in std_logic。 fosc : in std_logic。 data : out std_logic )。end kaiguanliang2。architecture behavior of kaiguanliang2 isbeginprocess(fosc) begin if a9=39。039。 then data=39。039。 elsif fosc39。 event and fosc=39。139。 then if a=0 then data=ak0。 elsif a=1 then data=ak1。 elsif a=2 then data=ak2。 elsif a=3 then data=ak3。 elsif a=4 then data=ak4。 elsif a=5 then data=ak5。 elsif a=6 then data=ak6。 elsif a=7 then data=ak7。 end if。 end if。end process。end behavior?？刂崎_關library IEEE。use 。use 。use 。ENTITY kaiguan IS PORT( s : in std_logic_vector(2 downto 0)。 men : out std_logic。 sen : out std_logic。 ken : out std_logic )。end kaiguan。architecture behavior of kaiguan isbeginprocess(s)begin case s is when 001= men=39。139。 sen=39。039。 ken=39。039。 when 010= men=39。039。 sen=39。139。 ken=39。039。 when 100= men=39。039。 sen=39。039。 ken=39。139。 when others = men=39。039。 sen=39。039。 ken=39。039。 end case。end process。end behavior。參 考 文 獻[1] 韓曉泉. 高速數(shù)據采集系統(tǒng). 碩士學位論文. 西北工業(yè)大學, 2003[2].，高等教育出版社，2002年[3] 王天明. 多通道通用數(shù)據采集系統(tǒng)的設計與實現(xiàn). 碩士學位論文. 哈爾濱：哈爾濱工程大學，2003[4] 蒲競春. 多通道數(shù)據采集系統(tǒng)和網絡實時監(jiān)控系統(tǒng)的設計與實現(xiàn). 碩士學位論文. 成都：成都電子科技大學，2004[5]楊暉,張風言. 大規(guī)模可編程邏輯器件與數(shù)字系統(tǒng)設計. 北京:北京航空航天大學出版社,1998[6] 葛廣英. 實時監(jiān)控技術的發(fā)展歷程和發(fā)展趨勢. 電視技術學報，2000，： [7] 楮振勇，翁木云. ：西安電子科技大學出版社，2002. 4 [8] 蘇濤，吳順君. ：西安電子科技大學出版社，1999. 5 [9] 趙曙光，、開發(fā)與應用. 西安：西安電子科技大學出版社，2000. 32[10] 黃均，俞承芳 可編程邏輯器件設計 上海 復旦大學出版社 1997[11] 徐志軍，徐光輝. 大規(guī)模可編程邏輯器件及其應用. 西安：西安電子科技大學出版社，2000 .12[12] 潘松，. 西安：西安電子科技大學出版社，2003 . 18[13] 胡建軍. 基于對等網絡的數(shù)字監(jiān)控系統(tǒng)的設計. 碩士學位論文. 西北工業(yè)大學, 2003[14]楊暉,張風言. 大規(guī)?？删幊踢壿嬈骷c數(shù)字系統(tǒng)設計. 北京:北京航空航天大學出版社,1998[15] 劉松強. 數(shù)字信號處理系統(tǒng)及其應用. 北京：清華大學出版社，1965. 24[16] 閻石. 模擬電子技術基礎. 北京：高等教育出版社. 1989. 212[17] 劉樂善，. 武漢：[18] 康華光. 電子技術基礎模擬部分. 北京：[19] 侯伯享，. 西安：西安電子科技大學出版社，1999 . 12[20] Interfacing the Enhanced Parallel Port，[21] Larry Gaddy Selecting an A/D Converter Application Bulletin of Burrborwn,1995 致謝值此論文完成之際，首先我要感謝我的導師沈三民老師。在將近4個月的畢業(yè)設計過程中，得到了沈老師精心指導和淳淳教誨。他嚴謹求實的治學態(tài)度和對工作的敬業(yè)精神深深的激勵了我，使我獲益良多、終生難忘。讓我不僅學到了很多專業(yè)上的相關知識，還掌握了平時無法鍛煉到的技能。同時，我還要感謝科研樓403的研究生陳靜、樸現(xiàn)磊，我的同學楊琳、周姝。他們在我電路設計、硬件描述語言的設計、對FPGA的時序仿真和畢業(yè)論文完成的過程中，給予了我很多的指導和幫助，在此一并向他們表示衷心的感謝。求學的十幾年里，自始至終得到了親人和朋友的支持、鼓勵和幫助。特別要感謝我尊敬和愛戴的父母，他們的無私奉獻是激勵我不斷前進的動力!感謝生活在這人生的寶貴時光里給了我這樣一段難忘的經歷。最后，感謝所有關心和幫助過我的師長、同學