【正文】 顯示。 光源器件在這次設(shè)計(jì)實(shí)驗(yàn)之中我們選擇LD，相對(duì)于LED而言他有許多的優(yōu)點(diǎn)。在此我們使用XX老師的GE薄膜的光纖傳感器來(lái)進(jìn)行設(shè)計(jì)。在光電接收模塊可以選擇不同的器件，首先來(lái)說(shuō)說(shuō)光電器件接收的原理：光電接收的器件是根據(jù)光電效應(yīng)來(lái)獲得的，首先我們先來(lái)了解一下光電效應(yīng)，光電效應(yīng)可以分為內(nèi)光電效應(yīng)和外光電效應(yīng)，內(nèi)光電效應(yīng)可以分為光電導(dǎo)效應(yīng)和光生伏特效應(yīng)。光生伏特效應(yīng)：當(dāng)入射輻射作用在半導(dǎo)體PN結(jié)上產(chǎn)生本征吸收時(shí)，價(jià)帶中的光生空穴與導(dǎo)帶中的光生電子在PN結(jié)內(nèi)建電場(chǎng)的作用下分開(kāi)，形成光生伏特電壓或光生電流。2）缺點(diǎn)：在強(qiáng)光照射下光電轉(zhuǎn)換線性交差；光電弛豫過(guò)程較長(zhǎng)；頻率響應(yīng)很低。通過(guò)以上的對(duì)比我們選擇了PIN型光電二極管，由于其響應(yīng)頻率很高，速度快又比較容易實(shí)現(xiàn)。因此需要一個(gè)模數(shù)轉(zhuǎn)換器。ADC0809是8位的逼近式A/D轉(zhuǎn)換器，其內(nèi)部有一個(gè)8通道的多路開(kāi)關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號(hào)，只選通8路模擬輸入信號(hào)中的一個(gè)進(jìn)行A/D轉(zhuǎn)換，是目前國(guó)內(nèi)應(yīng)用最廣泛的8位通用A/D芯片[4]?！?4）單個(gè)+5V電源供電 。 ADS1115ADS1115是業(yè)內(nèi)尺寸最小的16位ADC，ADS1115在節(jié)省空間方面擁有無(wú)可比擬的優(yōu)勢(shì)，它增加了產(chǎn)品的可集成性。A（典型值）4）電源電壓： – 5）片上集成：6)振蕩器和低漂移基準(zhǔn)7)偏移電壓：100181。有如下幾個(gè)主要的原因：1）它是16位的ADC，所以它的精度會(huì)更加高。C；而ADC0809只能在40176。至此選擇出了模數(shù)轉(zhuǎn)換器是ADS1115。因此，液晶顯示器畫(huà)質(zhì)高且不會(huì)閃爍。3 FPGA可編程邏輯器件在本設(shè)計(jì)中的主要的重點(diǎn)就是FPGA，需要用它來(lái)驅(qū)動(dòng)ADS1115和DAC8571，雖然用它實(shí)現(xiàn)的功能不是很多，用它實(shí)現(xiàn)的功能一個(gè)是I2C協(xié)議中的讀信號(hào)，另外一個(gè)是I2C協(xié)議中的寫(xiě)信號(hào)，但是由于FPGA芯片的可復(fù)制性比較高，它運(yùn)行程序可以并行運(yùn)行，所以如果需要再用多加個(gè)模塊的時(shí)候，就可以直接加到FPGA芯片之中，這樣就可以增加系統(tǒng)的集成性和可操作性。使用者可利用特定的計(jì)算機(jī)開(kāi)發(fā)工具（軟件包和硬件電路、編程電纜）對(duì)其進(jìn)行加工，即按設(shè)計(jì)要求將這些芯片內(nèi)部的元件連接起來(lái)（此過(guò)程稱(chēng)為編程或設(shè)置），使之實(shí)現(xiàn)完成某個(gè)數(shù)字邏輯電路或系統(tǒng)的功能，成為一個(gè)可在實(shí)際電子系統(tǒng)中使用的專(zhuān)用集成電路（ASIC）隨著集成電路工藝的日臻完善，集成度急劇攀升，功能日益強(qiáng)大。Lattice 公司 該公司已經(jīng)和AMD公司合并，該公司生產(chǎn)GAL和CPLD產(chǎn)品，目前各學(xué)校和各公司制作實(shí)驗(yàn)板的常用芯片為ISP1016和可編程開(kāi)關(guān)GDS14.。中小規(guī)模PLD比較有特色，種類(lèi)齊全。同以往的PAL、GAL等相比較:FPGA的規(guī)模比較大，適合于時(shí)序、組合邏輯等電路應(yīng)用場(chǎng)合，可以替代幾十塊甚至上百塊通用分立IC芯片，盡管FPGA以及其它類(lèi)型的PLD器件的結(jié)構(gòu)各有其特點(diǎn)和處，但是概括起來(lái)它都是由三大部分組成的: 1）一個(gè)二維的邏輯塊陣列，構(gòu)成CPLD器件的邏輯組成核心。另外，還可能有額外的邏輯資源，像ALU、存儲(chǔ)器和譯碼器[9]。注意，邏輯輸出不需要通過(guò)觸發(fā)器。不幸的是，在一個(gè)FPGA中傳遞時(shí)是全部延時(shí)的總量。這些控制端允許FPGA輸出到大多數(shù)標(biāo)準(zhǔn)的TTL或CMOS器件。 互連資源FPGA的互連電路與CPLD的完全不同，但它卻非常類(lèi)似于一個(gè)門(mén)陣列ASIC的互連電路。這些連線使得那些因過(guò)于復(fù)雜而無(wú)法裝入某個(gè)單一CLB的邏輯能夠被分開(kāi)裝入多個(gè)CLB）。這些CLB可能彼此相互關(guān)聯(lián)，但又互相原理。這些長(zhǎng)線通常是從一個(gè)CLB模塊的末端一直通向另一個(gè)CLB模塊，而中間并不與某個(gè)開(kāi)關(guān)矩陣相連。它具有特殊的高驅(qū)動(dòng)能力的時(shí)鐘緩沖器——時(shí)鐘驅(qū)動(dòng)器。只有當(dāng)使用從時(shí)鐘緩沖器而來(lái)的時(shí)鐘信號(hào)時(shí)，相關(guān)的延遲和上升時(shí)間才能使微小的和可預(yù)測(cè)的。標(biāo)準(zhǔn)I2C總線傳輸速率可以到100Kbit/s，通過(guò)使用了7位地址碼，就能支持128個(gè)設(shè)備。多路微控制器能在同一個(gè)I2C總線上共存。規(guī)范中要求數(shù)據(jù)線（SDA，串行數(shù)據(jù)線）只有在時(shí)鐘（SCL，串行時(shí)鐘線）處于低平時(shí)才能變化。4）應(yīng)答：根據(jù)指示位，數(shù)據(jù)在主設(shè)備和從設(shè)備之間傳輸。5）停止：信號(hào)結(jié)束傳輸。3）如果被控器需要延遲下一個(gè)數(shù)據(jù)字節(jié)開(kāi)始傳送的時(shí)間，可以通過(guò)把SCL電平拉低并保持來(lái)強(qiáng)制主控器進(jìn)入等待狀態(tài)。6）在特殊情況下，若需禁止所有發(fā)生在I2C總線上的通信，可采用封鎖或關(guān)閉總線，具體操作為掛接在總線上的任一器件將SCL鎖定在低電平即可[12]?！?邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。● 編程下載：確認(rèn)仿真無(wú)誤后，將文件下載到芯片中。 I2C協(xié)議設(shè)計(jì)由于上面介紹的I2C協(xié)議我們可以看到，I2C協(xié)議包括起始，讀，寫(xiě)，應(yīng)答，停止五個(gè)狀態(tài)，在這五個(gè)狀態(tài)中首先確定SCL時(shí)鐘信號(hào)，然后再根據(jù)SDA_link信號(hào)來(lái)控制inout型SDA信號(hào)是輸入信號(hào)還是輸出信號(hào)，最難點(diǎn)在于8為數(shù)據(jù)的處理怎么實(shí)現(xiàn)八位數(shù)據(jù)的處理尤為重要。實(shí)現(xiàn)：reg[8:0] t_delay。 else if(t_delay == 939。b1。b1。 num = 439。一個(gè)Byte字節(jié)數(shù)據(jù)的傳輸方式： ADD1: begin if(`SCL_LOW) begin if(num == 439。b1。 end else begin cstate = ADD1。d0: sda_r = db_r[7]。d2: sda_r = db_r[5]。d4: sda_r = db_r[3]。d6: sda_r = db_r[1]。 endcase // sda_r = db_r[439。 //器件地址左移1bit else cstate = ADD1。 // 1地址 end else cstate = ACK1。 sda_r = 139。b1。至此我們的I2C協(xié)議就是個(gè)只有SCL時(shí)鐘線和SDA數(shù)據(jù)線的黑箱盒[1415]。這個(gè)信號(hào)只能夠有主機(jī)產(chǎn)生。 ADS1115驅(qū)動(dòng)設(shè)計(jì)在仿真中之前首先得對(duì)ADS1115引腳圖以及作用，然后想想I2C通信怎么來(lái)實(shí)現(xiàn)ADS1115的驅(qū)動(dòng)。因此首先得給配置寄存器寫(xiě)入一些ADS1115需要工作的配置，在此需要發(fā)送四個(gè)字節(jié)的數(shù)據(jù)：第一個(gè)字節(jié)：0b10010000（前七位I2C地址后接以一寫(xiě)位）。在此需要把配置ADS1115轉(zhuǎn)化為進(jìn)行轉(zhuǎn)化狀態(tài)，然后就給指針寄存器寫(xiě)入這樣的指令。第二個(gè)字節(jié)：就是接收轉(zhuǎn)換寄存器中的MSB的相應(yīng)。 LCD引腳圖：圖44 LCD1602引腳圖引腳接口說(shuō)明表：1602LCD采用標(biāo)準(zhǔn)的14腳（無(wú)背光）或16腳（帶背光）接口，各引腳接口說(shuō)明如下表所示：表43：LCD引腳說(shuō)明編號(hào)符號(hào)引腳說(shuō)明編號(hào)符號(hào)引腳說(shuō)明1VSS電源地9D2數(shù)據(jù)2VDD電源正極10D3數(shù)據(jù)3VL液晶顯示偏壓11D4數(shù)據(jù)4RS數(shù)據(jù)/命令選擇12D5數(shù)據(jù)5R/W讀/寫(xiě)選擇13D6數(shù)據(jù)6E使能信號(hào)14D7數(shù)據(jù)7D0數(shù)據(jù)15BLA背光源正極8D1數(shù)據(jù)16BLK背光源負(fù)極第1腳：VSS為地電源。第5腳：R/W為讀寫(xiě)信號(hào)線，高電平時(shí)進(jìn)行讀操作，低電平時(shí)進(jìn)行寫(xiě)操作。第15腳：背光源正極。指令1：清顯示，指令碼01H,光標(biāo)復(fù)位到地址00H位置。指令4：顯示開(kāi)關(guān)控制D：控制整體顯示的開(kāi)與關(guān)，高電平表示開(kāi)顯示，低電平表示關(guān)顯示C：控制光標(biāo)的開(kāi)與關(guān)，高電平表示有光標(biāo)，低電平表示無(wú)光標(biāo) B：控制光標(biāo)是否閃爍，高電平閃爍，低電平不閃爍。指令8：DDRAM地址設(shè)置。在知道LCD1602的引腳圖和內(nèi)部指令操作之后，我們就可以知道用Verilog編寫(xiě)程序需要的時(shí)序圖如下：圖45 LCD驅(qū)動(dòng)時(shí)序圖在數(shù)據(jù)顯示過(guò)程中，首先得從FPGA得到我們想要的溫度數(shù)據(jù)，然后再利用FPGA對(duì)1602進(jìn)行時(shí)鐘上的操作使LCD能夠顯示想要的數(shù)據(jù)。5 總結(jié)這次設(shè)計(jì)的主要目的是通過(guò)FPGA來(lái)實(shí)現(xiàn)光纖溫度傳感測(cè)試出某一點(diǎn)的溫度，但是在這次畢業(yè)設(shè)計(jì)當(dāng)中焊接了電路板，寫(xiě)出了驅(qū)動(dòng)的程序，但是沒(méi)有把實(shí)驗(yàn)板調(diào)試成功。但是由于低電平這是持續(xù)一個(gè)byte，之后fpga就開(kāi)始了結(jié)束信號(hào)，變成了高電平。希望有人接著我的后續(xù)工作，把這個(gè)實(shí)驗(yàn)做出來(lái)。首先，對(duì)于光電數(shù)據(jù)采集系統(tǒng)我有了個(gè)比較大概的了解，知道國(guó)內(nèi)階段可能的狀況，可能也許是通過(guò)網(wǎng)絡(luò)文章的問(wèn)題可能與實(shí)際情況有一定的差距，國(guó)外在光電采集器方面比國(guó)內(nèi)要先進(jìn)但是價(jià)格是比較昂貴的，然后就是國(guó)內(nèi)的光電采集器價(jià)格比較便宜但是在精度方面有所欠缺，所以我們需要通過(guò)設(shè)計(jì)一些方案來(lái)改變現(xiàn)狀，找準(zhǔn)FPGA的高速和集成性高來(lái)進(jìn)行光電數(shù)據(jù)采集和處理。在讀DATASHEET這個(gè)方面我有了很大的進(jìn)步，因?yàn)槿绻蛔x懂，器件的操作是完全不知道的，我費(fèi)了很大的力氣。參考文獻(xiàn)[1] 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