【導(dǎo)讀】采集系統(tǒng)的研制工作;以實(shí)現(xiàn)對(duì)模擬高頻信號(hào)的處理和控制。控等，最后對(duì)系統(tǒng)性能指標(biāo)進(jìn)行驗(yàn)證。練學(xué)生自主獲得知識(shí)的能力和自學(xué)能力；軟件使用的能力；相關(guān)的學(xué)位論文和相關(guān)資料。開題報(bào)告內(nèi)容與學(xué)校模板要求一致，字?jǐn)?shù)不少于2020字；經(jīng)指導(dǎo)教師檢查合格后才能進(jìn)行后續(xù)工作。VHDL程序進(jìn)行系統(tǒng)的開發(fā)。2)對(duì)數(shù)據(jù)采集，高頻電路設(shè)計(jì)信號(hào)和電源完整性設(shè)計(jì)。3)提高數(shù)據(jù)采集總體設(shè)計(jì)方案。4)結(jié)合接口的控制器CY7C68013芯片，采集系統(tǒng)進(jìn)行硬件設(shè)計(jì)。論文包含11個(gè)部分：封面、任。12bit的采樣分辨率;[3]聶海霞,宋浩然.AD在數(shù)據(jù)采集系統(tǒng)領(lǐng)域的新技術(shù)與發(fā)展趨勢(shì)[J].電子技術(shù)應(yīng)用，[7]吳振宇，常玉保，馮林.基于FPGA和的數(shù)據(jù)采集系統(tǒng)[J].儀器儀表學(xué)報(bào)，機(jī)上已成為主流設(shè)備。產(chǎn)的ADC08X300芯片，8位采樣精度，采樣速率最大能夠達(dá)到3Gsps。國外的采集器雖然在性能上有優(yōu)勢(shì)，但其價(jià)格非常昂貴。

　　

【正文】 的輸入動(dòng)態(tài)范圍來實(shí)現(xiàn)自適應(yīng)采集。 經(jīng)分析電路設(shè)計(jì)需求，信號(hào)調(diào)理電路選用 TI公司的 OPA2890 來設(shè)計(jì)，高速單位增益穩(wěn)定電壓反饋放大器，使功耗降低 90%以上。這種新器件的獨(dú)特架構(gòu)為設(shè)計(jì)人員提供了高帶寬與高壓擺率，同時(shí)結(jié)合了低靜態(tài)電流，因此適合便攜式儀表、有源濾波器與 ADC緩沖器，同時(shí)在數(shù)據(jù)處理方面很有優(yōu)勢(shì)，尤其在實(shí)現(xiàn)隔離模擬信號(hào)，減少對(duì)采集電路的干擾方面很是適合。 系統(tǒng)設(shè)計(jì)的 A/D 采集的電壓頻率很高，所以需要對(duì)輸入信號(hào)進(jìn)行隔離。應(yīng)用運(yùn)放OPA2890 芯片作為電壓跟隨器可 以對(duì)輸入信號(hào)進(jìn)行很好的隔離效果，因?yàn)檩斎胱杩垢?，輸出阻抗低是跟隨器的主要特點(diǎn)，電壓隔離器輸出電壓近似輸入電壓幅度，前級(jí)電路表現(xiàn)為高阻抗?fàn)顟B(tài)，而對(duì)后級(jí)電路體現(xiàn)為低阻抗?fàn)顟B(tài)，因而對(duì)前后級(jí)電路起到“隔離”作用。具體電路如圖 42所示。 USB 接口電路 FIFO 儲(chǔ)存 FPGA模塊 輸入模擬信號(hào) 信號(hào)調(diào)理電路 數(shù)據(jù)轉(zhuǎn)換電路 P C 14 圖 42信號(hào)調(diào)理電路 數(shù)據(jù)轉(zhuǎn)換電路 數(shù) 據(jù)轉(zhuǎn)換電路是本系統(tǒng)的重要組成部分，它完成將模擬信號(hào)轉(zhuǎn)換成數(shù)字量的功能，需重點(diǎn)考慮采樣速度和精度需求。 設(shè)計(jì)中數(shù)據(jù)轉(zhuǎn)換功能受到主控芯片 FPGA 的控制，轉(zhuǎn)換的數(shù)據(jù)同時(shí)要緩存在 FPGA實(shí)現(xiàn)的 FIFO存儲(chǔ)單元中，進(jìn)而通過 。 主控芯片的選取 數(shù)據(jù)采集部分由 ADI 公司的一片 ADC 芯片和 Altera 公司的 FPGA 構(gòu)成。本設(shè)計(jì)采樣速度最大為 64Msps， 依據(jù) 采樣定理模數(shù)轉(zhuǎn)換器選擇美國 ADI 公司生產(chǎn)的高速模數(shù)轉(zhuǎn)換器 AD9226，該芯片有高度靈活的輸入結(jié)構(gòu)，可以方便地和單端或差分輸入信號(hào)進(jìn)行連接。采用單端輸入時(shí)， VINA 管腳可通過直流或交流方式與輸入信號(hào)禍合， VINB 管腳要偏置到合適的 電壓 。采用差分輸入時(shí)， VINA 和 VINB 要由輸入信號(hào)同時(shí)驅(qū)動(dòng)。 AD9226還具有較低的功耗 (475mw)和較高的信噪比 (69dB)； AD9226 采用直接二進(jìn)制碼輸出 12位的轉(zhuǎn)換數(shù)據(jù)，而設(shè)計(jì)者也可通過設(shè)置 MODE 引腳來采用二進(jìn)制碼補(bǔ)碼形式輸出數(shù)據(jù)。由于該芯片的諸上優(yōu)勢(shì)，結(jié)合設(shè)計(jì)參數(shù)和實(shí)際工作需要選擇了 AD9226 芯片。 設(shè)計(jì)中選用的 AD9226 芯片的封裝形式是 SSOP， AD9226 具有非常靈活輸入結(jié)構(gòu)，可以很好地處理差分 輸入信號(hào) 。其各引腳功能說明見表 4l 。 OUTA VDD INA OUTB +INA INB VSS +INB 1 3 7 6 5 41 2 8 IN 5V +5V 15 表 41 AD9226管腳功能 數(shù)據(jù)轉(zhuǎn)換原理圖設(shè)計(jì) 數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中，被采集模擬信號(hào)以雙端差動(dòng)形式輸入，可以很好地處理無諧波失真，同時(shí)無雜散 動(dòng)態(tài)范圍 方面亦能得到滿足工作條件的性能指標(biāo)。 AD9226 的時(shí)鐘信號(hào)采用 64MHz，由 FPGA 的鎖相環(huán)提供時(shí)鐘信號(hào)，根據(jù)被采集信號(hào)的頻率，給 AD 提供了四檔頻率選擇 :4 分頻、 8 分頻、 16 和 32 分頻，從而實(shí)現(xiàn)最大 64Msps 的采集速率，轉(zhuǎn)換后的數(shù)據(jù)以同樣的速度存儲(chǔ)在 FPGA實(shí)現(xiàn)的 FIFO中，最后經(jīng) 。在 FPGA 的 LPM 庫中有很多系統(tǒng)模塊可以作為底層設(shè)計(jì)元件直接調(diào)用，因此緩存采用Quartus II 軟件內(nèi)帶的功能處理器對(duì) LPM_FIFO 進(jìn)行參數(shù)設(shè)計(jì)，采用 FIFO 模式進(jìn)行數(shù)據(jù)傳輸可以提高數(shù)據(jù)傳送的速率，使用 FPGA 內(nèi)部的資源設(shè)計(jì)緩存電路能夠減少系統(tǒng)體積和設(shè)計(jì)成本，而應(yīng)用 USB 接口實(shí)現(xiàn)采集數(shù)據(jù)在 LabVIEW 編制的軟面板的輸出顯示。這樣的設(shè)計(jì)在保證了系統(tǒng)的速度的同時(shí)，還增強(qiáng)了系統(tǒng)的靈活性和可靠性。數(shù)據(jù)轉(zhuǎn)換部分的電路原理圖如圖 43 管 腳 功能說明 AVSS、 AVDD 模擬地 和模擬電源，其中模擬電源工作電壓 5V. DRV S、 DRVDD 數(shù)字地和數(shù)字電源 BIT1~BIT12 12 位數(shù)據(jù)輸出，其中 BIT1 最高有效位而 BIT12 最低有效位。 CAPB、 CAPT 參考源的噪聲抑制引腳。 VINA、 VINB 差動(dòng)模擬輸入的正確輸入端和負(fù)輸入端。 REFCOM 參考電壓的接地引腳，應(yīng)用時(shí)接模擬地。 VREF 參考電壓的輸入或輸出引腳。 SENSE 參考電壓的選擇輸入引腳。 OTR 模擬輸入電壓，為高時(shí)表明輸入超出量程范圍。 CLK 時(shí)鐘輸入引腳。 MODE 模式選擇 引腳，有輸出數(shù)碼制和時(shí)鐘信號(hào)穩(wěn)定兩種選擇。 16 圖 43數(shù)據(jù)轉(zhuǎn)換原理圖 FPGA 設(shè) 計(jì) Altera 公司的 Cyclone 系列 FPGA 芯片于 2020 年 9 月份推出，具有 288Kbit 的片內(nèi) RAM，并提供了多個(gè)用來管理板級(jí)時(shí)鐘網(wǎng)絡(luò)的全功鎖相環(huán)以及同工業(yè)標(biāo)準(zhǔn)外部存儲(chǔ)器件相連的專用 I/O 端口， Cyclone 芯片性價(jià)比很高。其中 EP1C3 T 144C 8 是 Cyclone系列中的一員，共有 2910 邏輯單元， 59904RAMbits, 1 個(gè)鎖相環(huán) ((PLL)，支持多電壓接口，支持低成本的串行器件配置，內(nèi)有 Signal Tap 嵌入式邏輯分析器，多達(dá)有 104個(gè)用戶 I/O 端口。該款 FPGA 憑借如此豐富的資源， 在數(shù)據(jù)處理和時(shí)序控制中應(yīng)用非常廣泛；在高速數(shù)字邏輯設(shè)計(jì)電路中尤其適合。 依據(jù)設(shè)計(jì)需求和市場(chǎng)上相關(guān)可編程芯片的特點(diǎn)。本設(shè)計(jì)選用 Altera公司 Cyclone系列芯片，芯片型號(hào)為 EP1C3 T144C 8，該芯片是 Altera 公司推出的低價(jià)格、高容量的 FPGA，其以較低的價(jià)格、優(yōu)良的特性及豐富的片上資源在實(shí)際應(yīng)用中被廣泛的采用，和同類芯片比較起來具有很大的優(yōu)勢(shì)。芯片內(nèi)部結(jié)構(gòu)簡(jiǎn)圖 44所示。 17 圖 44 EP1C3T144C8結(jié)構(gòu)圖 FPGA 原理設(shè)計(jì) 設(shè)計(jì) 高速數(shù)據(jù)采集系統(tǒng)中，被采集模擬輸入信號(hào)經(jīng) A/D轉(zhuǎn)換成數(shù)字量后需要緩存存儲(chǔ)。為了提高采集速度和充分利用可編程邏輯器件的特點(diǎn)，同時(shí)為了能直接進(jìn)行數(shù)據(jù)讀取，在設(shè)計(jì)時(shí)應(yīng)用了緩存 FIFO 模塊，該 FIFO 相當(dāng)于一個(gè)雙端口 RAM，一端輸入數(shù)據(jù)，另一端以相同的速度輸出數(shù)據(jù)，這樣使采集的數(shù)據(jù)能夠得到及時(shí)的傳輸，并用FPGA 實(shí)現(xiàn)對(duì) ADC與緩存之間進(jìn)行數(shù)據(jù)傳輸?shù)目刂啤?FPGA 在數(shù)據(jù)采集系統(tǒng)中的主要任務(wù)是負(fù)責(zé)在 與 ADC 芯片之間的緩存控制，它一邊與 ADC 接口，另一邊與 USB 接口連接， 并產(chǎn)生數(shù)據(jù)采集和 FIFO 需要的所有控制信號(hào)。實(shí)現(xiàn)對(duì)傳輸數(shù)據(jù)的緩存存儲(chǔ)、讀/寫控制信號(hào)、時(shí)鐘和輸出使能的控制等功能。由于 FPGA 器件具有豐富的資源、開發(fā)方便、具有在線編程的特點(diǎn)可以依據(jù)現(xiàn)場(chǎng)的具體情況，對(duì) FPGA 的內(nèi)部邏輯配置進(jìn)行修改，進(jìn)一步增加了系統(tǒng)應(yīng)用的靈活性，并大大地縮短了產(chǎn)品的開發(fā)設(shè)計(jì)周期，在本高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)中，所有電路控制功能，都是通過 FPGA 來實(shí)現(xiàn) 的。具體設(shè)計(jì)原理見圖 45。 EP1C3T IOES 邏輯陣列 PPL M4K 塊 18 圖 45 EP1CT114C8 原理圖 FPGA 配置電路設(shè)計(jì) 本課題選用的 FPGA 芯片 EP1C3T144 是基于 SRAM 工藝的， SRAM 工藝的芯片具有很好的性價(jià)比，同時(shí)器件密度較高，缺點(diǎn)是掉電后配置信息將丟失，具體使用時(shí)需要外加專用配置芯片，每次上電都需要將配置信息加載到配置芯片中，配置數(shù)據(jù)正確時(shí)系統(tǒng)才能工作， EP1C3T144 芯片有專用的配置引腳，設(shè)計(jì)為何種模式由 MSEL 管腳的電平信號(hào)決定。本系統(tǒng)設(shè)計(jì)過程中根據(jù) Cyclone 器件具有的配置模式，優(yōu)先選擇了 JTAG和主動(dòng)串行配置 AS （ Active Serial)兩種配置下載模式。 19 AS模式設(shè)計(jì) 主動(dòng)串行配置方式通過增強(qiáng)型配置 器件串行的將數(shù)據(jù)下載到 FPGA 中，該方式由 FPGA 器件引導(dǎo)配置操作過程，它控制著外部存儲(chǔ)器和初始化過程， EPCS 系列配置器件專供 AS 模式，目前只支持 Cyclone 系列，本設(shè)計(jì)選用配置芯片是 EPCS1，該芯片的存儲(chǔ)容量是 1Mbits，能夠滿足設(shè)計(jì)需求， Cyclone 器件處于主動(dòng)地位，配置芯片處于從屬地位。工作時(shí)配置數(shù)據(jù)通過 DATAO 引腳送入 FPGA，配置信息輸入 ASDI 引腳和 nCS引腳，配置數(shù)據(jù)被同步在 DCLK 輸入上， 1 個(gè)時(shí)鐘周期傳送 1 位數(shù)據(jù)。在系統(tǒng)設(shè)計(jì)中，通過 .TTAG 接口把編譯和調(diào)試成功的程序下載到配置 芯片里面，這樣每次給系統(tǒng)上電時(shí)， EPIC3T144 芯片可以自動(dòng)實(shí)現(xiàn)復(fù)位、配置和初始化的過程，實(shí)現(xiàn)配置芯片內(nèi)部的數(shù)據(jù)傳輸給 FPGAo 圖 46是 AS配置模式的電路圖。 圖 46 AS配置模式的電路圖 配置模式設(shè)計(jì) JTAG 方式是 FPGA 最常用的配置模式，該模式不受 MSEL 引腳電平的影響， JTAG 是一個(gè)工業(yè)標(biāo)準(zhǔn)，中文稱連接測(cè)試組，主要用于芯片測(cè)試等功能，符合 IEEE Std 聯(lián)合邊界掃描測(cè)試協(xié)議四， JTAG 接口支持在系統(tǒng)編程，易于程序調(diào)試，設(shè)計(jì)中使用 20 Altera 下載電纜來完成 FPGA硬件版和仿真器的連接。圖 47 是 JTAG 配置模塊電路設(shè)計(jì)，其中 TMS 引腳是測(cè)試模式選擇， TCK 為測(cè)試時(shí)鐘輸入， TDI 為測(cè)試數(shù)據(jù)輸入，而 TDO 為測(cè)試數(shù)據(jù)輸出。 圖 47 JTAG配置模塊電路 設(shè)計(jì) USB 接口電路設(shè)計(jì) 接口電路主要完成的工作是 :把前端 A/D 采集變換后的數(shù)字量，數(shù)據(jù)緩存在 FIFO中，通過 總線傳送給計(jì)算機(jī)。本設(shè)計(jì)中 USB 接口電路設(shè)計(jì)采用 Cypress 公司的CY7C68013 芯片，該芯片內(nèi)置了一個(gè)增強(qiáng)型 8051 控制器，主要用于接收 AD 轉(zhuǎn)換器傳送的采集數(shù)據(jù)并按 USB 規(guī)約傳送給 PC 主機(jī)。 CY7C68013 芯片的正常工作電壓是 V，這與 FPGA 的管腳電壓值一樣，因此， 68013 的供電采用數(shù)據(jù)采集板的供電電源。 68013 的數(shù)據(jù)傳輸分為手動(dòng)和自動(dòng)兩種。所謂手動(dòng)就是固件程序進(jìn)行控制數(shù)據(jù)傳輸?shù)亩嗌倥c時(shí)間。而自動(dòng)傳輸則 CPU 不參與干預(yù)。 USB數(shù)據(jù)經(jīng)端點(diǎn)緩沖區(qū)輸入芯片，也可經(jīng)端點(diǎn)緩沖區(qū)從芯片輸出。 68013 的端點(diǎn)緩沖區(qū)被分為大小兩組。 EPO和 EP1 屬于小端點(diǎn)，他們是 64 字節(jié)端點(diǎn)，只能被 CPU 訪問，不能夠直接與外部邏輯連接。 EP2, 21 24M extXATL X20 PLL / / /20 8051CORE 12M/24M/48M EP4, EP6, EP8 屬于大端點(diǎn)，芯片為 他們提供了 2倍， 3 倍或 4倍緩沖區(qū)。其中 EP2 和EP6 是最靈活的端點(diǎn)，他們的大小 (512 字節(jié)或 1024 字節(jié) )和緩沖的深度都是 可以變換的。 CY7C68013 芯片的結(jié)構(gòu)。 圖 48 CY7C68013結(jié)構(gòu)框圖 電源設(shè)計(jì) 電源性能的好壞關(guān)系到整個(gè)采集系統(tǒng)的成敗。因此設(shè)計(jì)系統(tǒng)的供電部分起到關(guān)鍵作用。而且 AD 轉(zhuǎn)換部分還分為模擬電壓和數(shù)字電壓。設(shè)計(jì)系統(tǒng)中運(yùn)放 OPA2890、 AD轉(zhuǎn)換、 CY7C68013 和 II EP1C3T144 等芯片分別需要幾種供電電源，其中 OPA2890 需要 5 V電壓， AD 需要 5 V 和 V 電壓。主控芯片 EP1C3T144 需要 V 和 的工作電壓。 系統(tǒng)對(duì)電源電路要求嚴(yán)格，綜合考慮后電路設(shè)計(jì)時(shí)選用了高頻電源轉(zhuǎn)換模塊HDN3SD12, 和 II LM2575，下面重點(diǎn)介紹 LM2575。 LM2575 系列開關(guān)穩(wěn)壓集成電路是 National Semiconductor 公司生產(chǎn)的具有 1A 恒流輸出電壓可調(diào)的集成穩(wěn)壓模塊，該芯片內(nèi)部集成了一個(gè)固定的振蕩器，只須極少外圍器件便可構(gòu)成一種高效 XCUR D+ D—— Interface engine 16Address Address(16)Data8)Bus 4KB FIFO RAM GPIF Additi I/O24 12C Master 22 的穩(wěn)壓電路，可大大減小散熱片的體積，在本系統(tǒng)設(shè)計(jì)中無需散熱片即可滿足正常工作 。芯片內(nèi)部具有完善的保護(hù)電路功能，如電流限制和熱關(guān)斷功能等 。同時(shí)芯片可提供外部輸出控制端口在三端穩(wěn)壓集成電路領(lǐng)域具有廣泛的應(yīng)用。 系統(tǒng)采用 5 V 和 的外部電源，高頻電源模塊 HDN3SD12 提供 5V輸入到正負(fù)12V 電壓輸出，滿足運(yùn)放 LM257