【導(dǎo)讀】集不斷地向高速、智能化的方向發(fā)展。本文針對(duì)此需求，實(shí)現(xiàn)了一種基于FPGA的高。速數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)利用AD器件對(duì)信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，利用FPGA設(shè)計(jì)內(nèi)部模。塊進(jìn)行ADC的邏輯控制并實(shí)現(xiàn)數(shù)據(jù)緩存功能。最后在RedCyclone開發(fā)板上完成了FPGA程序的下載測(cè)試，驗(yàn)證了程

　　

【正文】 在同一時(shí)鐘的 FIFO 很少用到，多數(shù)都是讀寫時(shí)鐘獨(dú)立的異步 FIFO。本文設(shè)計(jì)的異步 FIFO 位寬為 8，深度 (即FIFO 可以存儲(chǔ) 8 位數(shù)據(jù)的個(gè)數(shù) )為 256。 FIFO 的實(shí)現(xiàn)與仿真 本設(shè)計(jì)中 FPGA 采用的是 Altera Cyclone 系列中的 EP1C6Q240C8N?？梢岳?該芯片內(nèi)部 資源在 FPGA 內(nèi)部實(shí)現(xiàn)異步 FIFO 模塊。 產(chǎn)生的 FIFO 模塊如圖 所示： 圖 系統(tǒng)中的 FIFO 實(shí)現(xiàn) 如果系統(tǒng)的讀時(shí)鐘頻率大于寫時(shí)鐘頻率，就有可能出現(xiàn)讀空的情況；如果系統(tǒng)的寫時(shí)鐘頻率大于讀時(shí)鐘頻率，就可能出現(xiàn)寫滿的情況。在實(shí)際系統(tǒng)中，一般都設(shè)置寫時(shí)鐘頻率大于讀時(shí)鐘頻率，故本文只考慮后一種情況。 本系統(tǒng)采用 Quartus II 對(duì)系統(tǒng)進(jìn)行仿真，由于系統(tǒng)深度較大，所以設(shè)定仿真時(shí)間為 100 μs。系統(tǒng)剛上電時(shí)， FIFO 中暫時(shí)沒有數(shù)據(jù)，此時(shí)系統(tǒng)處于 讀空狀態(tài)， empty變?yōu)楦唠娖剑?full 保持低電平，如圖 所示。隨 FIFO 中數(shù)據(jù)的不斷寫入，系統(tǒng)進(jìn)入寫滿狀態(tài)，此時(shí) full 變?yōu)楦唠娖?，?empty 變?yōu)榈碗娖?，如圖 所示。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 27 頁 共 39 頁 圖 系統(tǒng)上電后的讀空狀態(tài)圖 圖 系統(tǒng)上電后的寫滿狀態(tài)圖 總體電路圖 將 上文中設(shè)計(jì)的時(shí)鐘管理模塊、數(shù)據(jù)采集控制模塊及數(shù)據(jù)緩存模塊 綜合，生成頂層模塊，即總體電路圖。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 28 頁 共 39 頁 并行 AD 控制電路 圖 并行 AD 控制電路 如圖 所示， clk_b 為時(shí)鐘管理模塊，負(fù)責(zé)為數(shù)據(jù)采集控制模 塊提供工作時(shí)鐘，并為異步 FIFO 提供讀時(shí)鐘； control2 為數(shù)據(jù)采集控制模塊，負(fù)責(zé)將 AD9288 轉(zhuǎn)換好的8 位數(shù)據(jù)通過時(shí)序控制寫入 FIFO，并通過輸出 ENCA、 ENCB 為 AD9288 提供工作時(shí)鐘， LOCK1 信號(hào)為 FIFO 提供寫時(shí)鐘； fifo 為數(shù)據(jù)緩存模塊， 負(fù)責(zé)將數(shù)據(jù)采集控制模塊傳輸?shù)臄?shù)據(jù)緩存，可通過讀時(shí)鐘將數(shù)據(jù)讀出。 串行 AD 控制電路 圖 串行 AD 控制電路 如圖 所示， clk_b 為時(shí)鐘管理模塊，負(fù)責(zé)為數(shù)據(jù)采集控制模塊提供工作時(shí)鐘，并為異步 FIFO 提供讀時(shí)鐘； chuan 為數(shù)據(jù)采集控制模塊，負(fù)責(zé)將 AD7278 轉(zhuǎn)換好的 串行 數(shù)據(jù)通過時(shí)序控制 變成 8 位并行數(shù)據(jù)并 寫入 FIFO，通過輸出 sclk 為 AD9288 提供工作時(shí)鐘， lock 信號(hào)為 FIFO 提供寫時(shí)鐘； fifo 為數(shù)據(jù)緩存模塊，負(fù)責(zé)將數(shù)據(jù)采集控制本科畢業(yè)設(shè)計(jì)說明書（論文） 第 29 頁 共 39 頁 模塊傳輸?shù)臄?shù)據(jù)緩存，可通過讀時(shí)鐘將數(shù)據(jù)讀出 。 本章小結(jié) 本章首先對(duì) FPGA 的結(jié)構(gòu)以及設(shè)計(jì)流程做了簡(jiǎn)單的介紹，然后對(duì)設(shè)計(jì)中使用的兩款重要軟件做了介紹，接著講述了系統(tǒng)時(shí)鐘 管理 模塊的設(shè)計(jì)過程與仿真，最后對(duì) 數(shù)據(jù)采集控制模塊及 數(shù)據(jù)緩沖模塊設(shè)計(jì)進(jìn)行了詳細(xì)說明、分析與 仿真 ，結(jié)果滿足設(shè) 計(jì)要求。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 30 頁 共 39 頁 5 FPGA 下載測(cè)試 為了驗(yàn)證電路原理圖與實(shí)際 硬件 之間是否匹配，本設(shè)計(jì)利用實(shí)驗(yàn)室的 紅色颶風(fēng)Ⅱ代 FPGA 最小系 統(tǒng)電路板 ， 利用 JTAG 接口與 PC 的 USB 接口相連，然后 將 Quartus II作的電路原理圖下載至 FPGA 中，將輸出信號(hào)接至示波器 ，通過觀察示波器輸出波形，驗(yàn)證電路 的 正確性。 FPGA 下載 簡(jiǎn)介 圖 為本次設(shè)計(jì)所用的 Red Cyclone 開發(fā)板 的 原理 框 圖 。 圖 Red Cyclone 開發(fā)板 原理框圖 將 電路原理圖進(jìn)行管腳分配后下載至 FPGA 中， 與上一章的電路圖稍有不同，因?yàn)闆]有所選型號(hào)的 AD 器件實(shí)物，為了方便測(cè)試，將本應(yīng)由 AD9288 輸出的 8 位轉(zhuǎn)換數(shù)據(jù)用信號(hào)發(fā)生器模塊 signal 代替，按照從“ 00000000”逐次加一的順序產(chǎn)生數(shù)據(jù)；將 AD7278 輸出的串行數(shù)據(jù)用頻率為 10M 的方波信號(hào)代替， 具體原理圖分別如圖 、 所示 。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 31 頁 共 39 頁 圖 并行 AD 控制電路原理圖 圖 串行 AD 控制電路原理圖 測(cè)試結(jié)果與分析 首先對(duì) 開發(fā)板進(jìn)行上電測(cè)試。使用萬用表 檢查是否存在虛焊、短路的情況，確認(rèn)無誤后上電。上電后用萬用表測(cè)試可知整個(gè)電路的輸 入阻抗為 l5K，電流為 200mA，電路板上各部分均正常供電。 然后將測(cè)試電路下載至 FPGA 中，用示波器 探頭依次檢測(cè)各輸出引腳波形。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 32 頁 共 39 頁 并行 AD 控制電路測(cè)試 圖 為 Quartus II 仿真 的并行 AD 控制電路輸出 波形 ： 圖 并行 AD 控制電路 仿真 波形 從圖中可以看出， DFS 信號(hào)始終為低，表示將 AD9288 的輸入形式定為原碼輸入； ENCA、 ENCB 分別為 AD9288 通道 A、 B 的工作時(shí)鐘，周期為 400ns； 由于設(shè)計(jì)中設(shè)定數(shù)字信號(hào)輸入為由信號(hào)發(fā)生器產(chǎn)生的 8 位逐次加一的信號(hào)，而讀時(shí)鐘頻率設(shè)為寫時(shí)鐘頻率的 一半，所以出現(xiàn)讀出的信號(hào)為逐次加二的 8 位信號(hào)，從 Q[1]開始，高位周期分別是前一位周期的 2 倍。經(jīng)過一段時(shí)間后， empty 信號(hào)變低，表示有數(shù)據(jù)寫入FIFO。 下面是由示波器 測(cè)出的各輸出引腳波形。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 33 頁 共 39 頁 圖 ENCA 與 ENCB 輸出波形 （ T=400ns） 圖 Q[1]至 Q[3]輸出波形 （ T=800ns、 、 ） 、圖 Q[4] 至 Q[7]輸出波形（ T=、 、 25μs、 50μs） 通過與仿真圖對(duì)比發(fā)現(xiàn)，各輸出引腳 波形與仿真波形周期相符 ，證明 電路可以在實(shí)際硬件電路板上正確運(yùn)行。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 34 頁 共 39 頁 串行 AD 控制電路測(cè)試 圖 為 Quartus II 仿真的 串 行 AD 控制電路輸出波形： 圖 串 行 AD 控制電路仿真波形 從圖中可以看出， cs 為 片選使能 信號(hào) ， 周期為 640ns， 占空比為 %； sclk 為 AD97278 芯片時(shí)鐘輸入 信號(hào) ，周期為 40ns；由于設(shè)計(jì)中設(shè)定以周期為 10M 的方波仿真 AD7278 的串行輸出，經(jīng)過狀態(tài)機(jī)控制后每 8 位為一組以 8 位并行方式輸出， 所以讀出的數(shù)據(jù)為一組周期變化的固定數(shù)據(jù)， Q[0]至 Q[7]則為周期相同 (T=16μs)， 相位依次延遲固定時(shí)間的信號(hào)。 下面是由示波器測(cè)出的各輸出引腳波形。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 35 頁 共 39 頁 圖 cs 輸出波形（ T=640ns） 圖 sclk 輸出波形（ T=40ns） 圖 Q[0]至 Q[7]輸出波形（ T=16μs） 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 36 頁 共 39 頁 通過與仿真圖對(duì)比發(fā)現(xiàn)，各輸 出引腳波形與仿真波形周期相符，證明 程序 可以在實(shí)際硬件電路板上正確運(yùn)行。 本章小結(jié) 本章首先 介紹了 FPGA 下載測(cè)試的主要步驟，然后給出了 Red Cyclone 開發(fā)板 的原理框圖及需要測(cè)試的電路圖，最后附上用示波器測(cè)得的輸出波形， 通過與 仿真圖對(duì)比， 驗(yàn)證了 電路 圖 的正確性。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 37 頁 共 39 頁 結(jié) 論 隨著科技與信息技術(shù)的飛速發(fā) 展，使得 數(shù)據(jù)采集在速度 方面提出了越來越高的要求。同時(shí)隨著制作工藝與市場(chǎng)需求的蓬勃發(fā)展，現(xiàn)場(chǎng)可編程門陣列 FPGA 不斷地推陳出新。 本課題在這種背景下 ，以 FPGA 為核心，加以高性能采集器件，設(shè)計(jì)實(shí)現(xiàn)了一個(gè)基于 FPGA 的高速數(shù)據(jù)采集 系統(tǒng)。在整個(gè)過程中完成了以下一些工作： 1) 方案設(shè)計(jì)。討論本課題所提出的應(yīng)用背景與 發(fā)展現(xiàn)狀 ，確定了整體方案 ，給出了系統(tǒng)框圖 。然后討論確定系統(tǒng)各 個(gè)子模塊的實(shí)現(xiàn) 方法，并完成了所需芯片選型 。 2) 完成硬件電路的設(shè)計(jì)。在下載查看了多款采集卡與 FPGA 開發(fā)板原理圖之后，用Protel99 設(shè)計(jì)了 硬件電路圖 。 3) 對(duì) FPGA 內(nèi)部 各子模塊進(jìn)行具體設(shè)計(jì)與仿真 。 利用 VHDL 編寫分頻程序 產(chǎn)生系統(tǒng)所需的各種時(shí)鐘； 通過 Quartus II 設(shè)計(jì)了 狀態(tài)機(jī)來控制 AD 的數(shù)據(jù)轉(zhuǎn)換， 并 對(duì)時(shí)序進(jìn)行了仿真； 最后利用 FPGA 內(nèi)部 IP 核設(shè)計(jì)了 數(shù)據(jù)緩 存 模塊 并 進(jìn)行仿真； 4) 系統(tǒng)硬件調(diào)試。對(duì) 程序 進(jìn)行了 下載 測(cè)試 ， 確認(rèn)了 程序 的正確性 。 從 2020 年 9 月份確定論文題目后，本人在導(dǎo)師的指導(dǎo)下查閱了大量資料，設(shè)計(jì)系統(tǒng)方案，學(xué)習(xí)需要的各種軟件，其間遇到了很多困難但都通過努力一一克服。在從無到有的艱辛過程中，本人受到了 很大鍛煉， 提高了自己分析問題與解決問題的能力。 由于時(shí)間有限，本課題還有很多可以進(jìn)一步完善的工作，包括： 1) 由于條件限制，硬件電路只完成了軟件設(shè)計(jì)，并沒有做出實(shí)物，若條件允許可以嘗試著作硬件，加強(qiáng)對(duì)于硬件電路板的認(rèn)識(shí)與理解。 2) 本設(shè)計(jì)只是實(shí)現(xiàn)了單路的數(shù)據(jù)采集與存儲(chǔ)，事實(shí)上還可以擴(kuò)展為多路的數(shù)據(jù)采集與存儲(chǔ)系統(tǒng)，擴(kuò)大系統(tǒng)的應(yīng)用范圍。 3) 由于時(shí)間關(guān)系，沒有來得及把本課題所設(shè)計(jì)的高速采集系統(tǒng)應(yīng)用到具體的研究項(xiàng)目中。今后可以將本系統(tǒng)在實(shí)際項(xiàng)目中進(jìn)一步加以應(yīng)用 。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 38 頁 共 39 頁 致 謝 四年的大學(xué)生生涯轉(zhuǎn)瞬即逝，轉(zhuǎn)眼 間 我已即將畢業(yè)，這四年的 美好時(shí)光對(duì)于我今后的人生有著莫大的裨益。在此畢業(yè)設(shè)計(jì)完成之際，我要感謝四 年來關(guān)心、幫助、指導(dǎo)過我的各位老師、同學(xué)和朋友。 首先衷心感謝我的導(dǎo)師樊衛(wèi)華 老師 。從畢業(yè)論文選題、方案設(shè)計(jì)、系統(tǒng)調(diào)試再到最后的論文撰寫都離不開樊 老師的指導(dǎo)。在課題研究的整個(gè)過程中， 樊 老師也是不遺余力的解答我的疑難問題，及時(shí)的給予我方向性的指導(dǎo)與建議。 樊 老師以他豐富的專業(yè)學(xué)識(shí)、勤奮的工作態(tài)度、正直無私的人格深深影響著我。在此我表示誠(chéng)摯的感謝。 感謝 教研室的杜春園學(xué)姐 。 她 將 FPGA 開發(fā) 中的經(jīng)驗(yàn)傳授給我，解決了我在 畢設(shè)過程中面臨的許多難題，幫 助我克服了許多困難， 與她 在學(xué)術(shù)上的交流讓我獲益良多。 感謝一直陪在身邊的同學(xué)朋友，在我一籌莫展的時(shí)候鼓勵(lì)我、安慰我，替我想辦法，有了她們的支持，我才能順利完成這次畢業(yè)設(shè)計(jì)。 最后，也特別感謝我的父母，是他們毫無保留的支持我的所有決定讓我有了繼續(xù)前進(jìn)的動(dòng)力。感謝他們給我提供了這么多年美好的學(xué)習(xí)條件與生活環(huán)境。 感謝所有曾經(jīng)幫助過我的老師、同學(xué)以及朋友 ！ 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 39 頁 共 39 頁 參考文獻(xiàn) [1] 李利品 , 高國(guó)旺 , 任志平 . 基于 DSP和 FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì) [J]. 電測(cè)與儀表 , 45(512): 4244. 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