【導讀】集不斷地向高速、智能化的方向發(fā)展。本文針對此需求，實現了一種基于FPGA的高。速數據采集系統。該系統利用AD器件對信號進行模數轉換，利用FPGA設計內部模。塊進行ADC的邏輯控制并實現數據緩存功能。最后在RedCyclone開發(fā)板上完成了FPGA程序的下載測試，驗證了程

　　

【正文】 在同一時鐘的 FIFO 很少用到，多數都是讀寫時鐘獨立的異步 FIFO。本文設計的異步 FIFO 位寬為 8，深度 (即FIFO 可以存儲 8 位數據的個數 )為 256。 FIFO 的實現與仿真 本設計中 FPGA 采用的是 Altera Cyclone 系列中的 EP1C6Q240C8N?？梢岳?該芯片內部 資源在 FPGA 內部實現異步 FIFO 模塊。 產生的 FIFO 模塊如圖 所示： 圖 系統中的 FIFO 實現 如果系統的讀時鐘頻率大于寫時鐘頻率，就有可能出現讀空的情況；如果系統的寫時鐘頻率大于讀時鐘頻率，就可能出現寫滿的情況。在實際系統中，一般都設置寫時鐘頻率大于讀時鐘頻率，故本文只考慮后一種情況。 本系統采用 Quartus II 對系統進行仿真，由于系統深度較大，所以設定仿真時間為 100 μs。系統剛上電時， FIFO 中暫時沒有數據，此時系統處于 讀空狀態(tài)， empty變?yōu)楦唠娖剑?full 保持低電平，如圖 所示。隨 FIFO 中數據的不斷寫入，系統進入寫滿狀態(tài)，此時 full 變?yōu)楦唠娖?，?empty 變?yōu)榈碗娖?，如圖 所示。 本科畢業(yè)設計說明書（論文） 第 27 頁 共 39 頁 圖 系統上電后的讀空狀態(tài)圖 圖 系統上電后的寫滿狀態(tài)圖 總體電路圖 將 上文中設計的時鐘管理模塊、數據采集控制模塊及數據緩存模塊 綜合，生成頂層模塊，即總體電路圖。 本科畢業(yè)設計說明書（論文） 第 28 頁 共 39 頁 并行 AD 控制電路 圖 并行 AD 控制電路 如圖 所示， clk_b 為時鐘管理模塊，負責為數據采集控制模 塊提供工作時鐘，并為異步 FIFO 提供讀時鐘； control2 為數據采集控制模塊，負責將 AD9288 轉換好的8 位數據通過時序控制寫入 FIFO，并通過輸出 ENCA、 ENCB 為 AD9288 提供工作時鐘， LOCK1 信號為 FIFO 提供寫時鐘； fifo 為數據緩存模塊， 負責將數據采集控制模塊傳輸的數據緩存，可通過讀時鐘將數據讀出。 串行 AD 控制電路 圖 串行 AD 控制電路 如圖 所示， clk_b 為時鐘管理模塊，負責為數據采集控制模塊提供工作時鐘，并為異步 FIFO 提供讀時鐘； chuan 為數據采集控制模塊，負責將 AD7278 轉換好的 串行 數據通過時序控制 變成 8 位并行數據并 寫入 FIFO，通過輸出 sclk 為 AD9288 提供工作時鐘， lock 信號為 FIFO 提供寫時鐘； fifo 為數據緩存模塊，負責將數據采集控制本科畢業(yè)設計說明書（論文） 第 29 頁 共 39 頁 模塊傳輸的數據緩存，可通過讀時鐘將數據讀出 。 本章小結 本章首先對 FPGA 的結構以及設計流程做了簡單的介紹，然后對設計中使用的兩款重要軟件做了介紹，接著講述了系統時鐘 管理 模塊的設計過程與仿真，最后對 數據采集控制模塊及 數據緩沖模塊設計進行了詳細說明、分析與 仿真 ，結果滿足設 計要求。 本科畢業(yè)設計說明書（論文） 第 30 頁 共 39 頁 5 FPGA 下載測試 為了驗證電路原理圖與實際 硬件 之間是否匹配，本設計利用實驗室的 紅色颶風Ⅱ代 FPGA 最小系 統電路板 ， 利用 JTAG 接口與 PC 的 USB 接口相連，然后 將 Quartus II作的電路原理圖下載至 FPGA 中，將輸出信號接至示波器 ，通過觀察示波器輸出波形，驗證電路 的 正確性。 FPGA 下載 簡介 圖 為本次設計所用的 Red Cyclone 開發(fā)板 的 原理 框 圖 。 圖 Red Cyclone 開發(fā)板 原理框圖 將 電路原理圖進行管腳分配后下載至 FPGA 中， 與上一章的電路圖稍有不同，因為沒有所選型號的 AD 器件實物，為了方便測試，將本應由 AD9288 輸出的 8 位轉換數據用信號發(fā)生器模塊 signal 代替，按照從“ 00000000”逐次加一的順序產生數據；將 AD7278 輸出的串行數據用頻率為 10M 的方波信號代替， 具體原理圖分別如圖 、 所示 。 本科畢業(yè)設計說明書（論文） 第 31 頁 共 39 頁 圖 并行 AD 控制電路原理圖 圖 串行 AD 控制電路原理圖 測試結果與分析 首先對 開發(fā)板進行上電測試。使用萬用表 檢查是否存在虛焊、短路的情況，確認無誤后上電。上電后用萬用表測試可知整個電路的輸 入阻抗為 l5K，電流為 200mA，電路板上各部分均正常供電。 然后將測試電路下載至 FPGA 中，用示波器 探頭依次檢測各輸出引腳波形。 本科畢業(yè)設計說明書（論文） 第 32 頁 共 39 頁 并行 AD 控制電路測試 圖 為 Quartus II 仿真 的并行 AD 控制電路輸出 波形 ： 圖 并行 AD 控制電路 仿真 波形 從圖中可以看出， DFS 信號始終為低，表示將 AD9288 的輸入形式定為原碼輸入； ENCA、 ENCB 分別為 AD9288 通道 A、 B 的工作時鐘，周期為 400ns； 由于設計中設定數字信號輸入為由信號發(fā)生器產生的 8 位逐次加一的信號，而讀時鐘頻率設為寫時鐘頻率的 一半，所以出現讀出的信號為逐次加二的 8 位信號，從 Q[1]開始，高位周期分別是前一位周期的 2 倍。經過一段時間后， empty 信號變低，表示有數據寫入FIFO。 下面是由示波器 測出的各輸出引腳波形。 本科畢業(yè)設計說明書（論文） 第 33 頁 共 39 頁 圖 ENCA 與 ENCB 輸出波形 （ T=400ns） 圖 Q[1]至 Q[3]輸出波形 （ T=800ns、 、 ） 、圖 Q[4] 至 Q[7]輸出波形（ T=、 、 25μs、 50μs） 通過與仿真圖對比發(fā)現，各輸出引腳 波形與仿真波形周期相符 ，證明 電路可以在實際硬件電路板上正確運行。 本科畢業(yè)設計說明書（論文） 第 34 頁 共 39 頁 串行 AD 控制電路測試 圖 為 Quartus II 仿真的 串 行 AD 控制電路輸出波形： 圖 串 行 AD 控制電路仿真波形 從圖中可以看出， cs 為 片選使能 信號 ， 周期為 640ns， 占空比為 %； sclk 為 AD97278 芯片時鐘輸入 信號 ，周期為 40ns；由于設計中設定以周期為 10M 的方波仿真 AD7278 的串行輸出，經過狀態(tài)機控制后每 8 位為一組以 8 位并行方式輸出， 所以讀出的數據為一組周期變化的固定數據， Q[0]至 Q[7]則為周期相同 (T=16μs)， 相位依次延遲固定時間的信號。 下面是由示波器測出的各輸出引腳波形。 本科畢業(yè)設計說明書（論文） 第 35 頁 共 39 頁 圖 cs 輸出波形（ T=640ns） 圖 sclk 輸出波形（ T=40ns） 圖 Q[0]至 Q[7]輸出波形（ T=16μs） 本科畢業(yè)設計說明書（論文） 第 36 頁 共 39 頁 通過與仿真圖對比發(fā)現，各輸 出引腳波形與仿真波形周期相符，證明 程序 可以在實際硬件電路板上正確運行。 本章小結 本章首先 介紹了 FPGA 下載測試的主要步驟，然后給出了 Red Cyclone 開發(fā)板 的原理框圖及需要測試的電路圖，最后附上用示波器測得的輸出波形， 通過與 仿真圖對比， 驗證了 電路 圖 的正確性。 本科畢業(yè)設計說明書（論文） 第 37 頁 共 39 頁 結 論 隨著科技與信息技術的飛速發(fā) 展，使得 數據采集在速度 方面提出了越來越高的要求。同時隨著制作工藝與市場需求的蓬勃發(fā)展，現場可編程門陣列 FPGA 不斷地推陳出新。 本課題在這種背景下 ，以 FPGA 為核心，加以高性能采集器件，設計實現了一個基于 FPGA 的高速數據采集 系統。在整個過程中完成了以下一些工作： 1) 方案設計。討論本課題所提出的應用背景與 發(fā)展現狀 ，確定了整體方案 ，給出了系統框圖 。然后討論確定系統各 個子模塊的實現 方法，并完成了所需芯片選型 。 2) 完成硬件電路的設計。在下載查看了多款采集卡與 FPGA 開發(fā)板原理圖之后，用Protel99 設計了 硬件電路圖 。 3) 對 FPGA 內部 各子模塊進行具體設計與仿真 。 利用 VHDL 編寫分頻程序 產生系統所需的各種時鐘； 通過 Quartus II 設計了 狀態(tài)機來控制 AD 的數據轉換， 并 對時序進行了仿真； 最后利用 FPGA 內部 IP 核設計了 數據緩 存 模塊 并 進行仿真； 4) 系統硬件調試。對 程序 進行了 下載 測試 ， 確認了 程序 的正確性 。 從 2020 年 9 月份確定論文題目后，本人在導師的指導下查閱了大量資料，設計系統方案，學習需要的各種軟件，其間遇到了很多困難但都通過努力一一克服。在從無到有的艱辛過程中，本人受到了 很大鍛煉， 提高了自己分析問題與解決問題的能力。 由于時間有限，本課題還有很多可以進一步完善的工作，包括： 1) 由于條件限制，硬件電路只完成了軟件設計，并沒有做出實物，若條件允許可以嘗試著作硬件，加強對于硬件電路板的認識與理解。 2) 本設計只是實現了單路的數據采集與存儲，事實上還可以擴展為多路的數據采集與存儲系統，擴大系統的應用范圍。 3) 由于時間關系，沒有來得及把本課題所設計的高速采集系統應用到具體的研究項目中。今后可以將本系統在實際項目中進一步加以應用 。 本科畢業(yè)設計說明書（論文） 第 38 頁 共 39 頁 致 謝 四年的大學生生涯轉瞬即逝，轉眼 間 我已即將畢業(yè)，這四年的 美好時光對于我今后的人生有著莫大的裨益。在此畢業(yè)設計完成之際，我要感謝四 年來關心、幫助、指導過我的各位老師、同學和朋友。 首先衷心感謝我的導師樊衛(wèi)華 老師 。從畢業(yè)論文選題、方案設計、系統調試再到最后的論文撰寫都離不開樊 老師的指導。在課題研究的整個過程中， 樊 老師也是不遺余力的解答我的疑難問題，及時的給予我方向性的指導與建議。 樊 老師以他豐富的專業(yè)學識、勤奮的工作態(tài)度、正直無私的人格深深影響著我。在此我表示誠摯的感謝。 感謝 教研室的杜春園學姐 。 她 將 FPGA 開發(fā) 中的經驗傳授給我，解決了我在 畢設過程中面臨的許多難題，幫 助我克服了許多困難， 與她 在學術上的交流讓我獲益良多。 感謝一直陪在身邊的同學朋友，在我一籌莫展的時候鼓勵我、安慰我，替我想辦法，有了她們的支持，我才能順利完成這次畢業(yè)設計。 最后，也特別感謝我的父母，是他們毫無保留的支持我的所有決定讓我有了繼續(xù)前進的動力。感謝他們給我提供了這么多年美好的學習條件與生活環(huán)境。 感謝所有曾經幫助過我的老師、同學以及朋友 ！ 本科畢業(yè)設計說明書（論文） 第 39 頁 共 39 頁 參考文獻 [1] 李利品 , 高國旺 , 任志平 . 基于 DSP和 FPGA的數據采集系統設計 [J]. 電測與儀表 , 45(512): 4244. [2] 金永賢 . 新型高速數據采集方法研究 [J]. 華東交通大學學報 , 2020: 1316. [3] 肖金球 , 劉傳洋 , 仲嘉霖 . 基于 FPGA 的高速實時數據采集系統 [J]. 電路與系統學報 , 2020,10(6): 128131. [4] 楊志方 , 王澤成 , 涂坦 , 等 . 基于 FPGA 的多路高速數據采集系統的實現 [J]. 武漢化工學院學報 , 2020, 28(3): 5861. [5] 李利品 , 高國旺 , 任志平 . 基于 DSP和 FPGA的數據采集系統設計 [J]. 電測與儀表 , 45(512): 4244. [6] 張衛(wèi)杰 . 高速大容量 數據采集系統設計與實現