【文章內(nèi)容簡介】 計方案 ， 給出了系統(tǒng) 總體 框圖，并且結(jié)合框圖說明了系統(tǒng)的工作過程。 然后 對系統(tǒng) 的實現(xiàn)方法做了相應的比較，選定了 數(shù)據(jù)緩存 模塊的設計方案，接著對各模塊中所使用的關鍵芯片進行了選擇與介紹 。 本科畢業(yè)設計說明書（論文） 第 9 頁 共 39 頁 3 硬件電路設計 硬件電路設計工具介紹 Protel 是 Altium 公司在 80 年代末推出的 EDA 軟件 ，在電子行業(yè)的 CAD 軟件中，排在眾多 EDA 軟件的前面，是電子設計者的首選軟件，較早就在國內(nèi)開始使用，在國內(nèi)的普及率 最高 。 早期的 Protel 主要作為印制板自動布線 工具使用 ，運行在 DOS 環(huán)境，對硬件的要求很低，在無硬盤 286 機的 1M 內(nèi)存下就能運行，但 功能也較少，只有電路原理圖繪制與印制板設計功能，其印制板自動布線的布通率也低，而現(xiàn)今的 Protel 已發(fā)展到DXP 2020，完全安裝有 200 多 兆 ， 工作在 WINDOWS95 環(huán)境下 ，具有 完整的板級全方位電子設計系統(tǒng)， 包含了電路原理圖繪制、 模擬電路與數(shù)字電路 混合信號仿真、多層 印制電路板 設計（包含印制電路板自動布線）、 可編程邏輯器件 設計、圖表生成、電子表格 生成、支持宏操作等功能，并具有 Client/Server（客戶 /服務器）體系結(jié)構(gòu)，同時還兼容一些其它設計軟件的 文件格式 ，如 ORCAD， PSPICE， EXCEL 等，其多層印制線路板的自動布線可實現(xiàn)高密度 PCB 的 100%布通率。 硬件 詳細設計 硬件整體方案設計 圖 為硬件設計總體方案框圖 ，硬件設計 主要包括電源電路、 下載配置電路、外部時鐘電路 、 接口電路 及 AD9288 與 AD7278 的外圍電路 。 圖 硬件設計總體 結(jié)構(gòu) 本科畢業(yè)設計說明書（論文） 第 10 頁 共 39 頁 詳細 電路 設計 1） 電源 電路 本系統(tǒng)外部電源采用 5V輸出開關電源。 系統(tǒng)中， FPGA 的 IO 的電源電壓是 ，內(nèi)核的電壓是 ， AD9288 及 AD7278 的供電電壓均可設為 。 利用 SMV1117 電源芯片 分別 將 5V 轉(zhuǎn)到 ， 將 轉(zhuǎn)到 ， 再利用 電容與電 感 電路由 產(chǎn)生 FPGA 內(nèi)部 PLL 所需電壓， 加上一些旁路 電容，即可滿足電壓需求 。 具體電路如圖 所示： 圖 電源 及濾波 電路 2） 下載配置 電路 FPGA 通過 JTAG 下載代碼到片子里 運行 ，代碼 存放在 RAM 里，斷電后代碼即消失。因此 ， FPGA 需要非易失性存儲器用來存放代碼，每次上 電 后把代碼從配置芯片讀 至 FPGA 然后運行。 選用 ALTERA 公司配套的 AS 模式的配置存儲器 EPCS1，成本比較低，并且很容易配置，具體電路如圖 所示： 本科畢業(yè)設計說明書（論文） 第 11 頁 共 39 頁 圖 下載配置 電路 3） 外部時鐘 電路 FPGA 內(nèi)部模塊工作時需要一個時鐘基準，因此需要一個外部晶振，頻率為100MHz， 具體電路如圖 所示： 圖 外部時鐘 電路 4） 接口電路 為了將 FPGA 內(nèi)部緩存的數(shù)據(jù)讀出，并能夠讀出 FPGA 內(nèi)部 FIFO 的空滿狀態(tài)，需要設計接口電路將這些信號輸出 ，同時為了給 AD9288 和 AD7278 接入模擬輸入信號，需要用接口將信號引入。 具體電路如圖 所示： 圖 接口 電路 本科畢業(yè)設計說明書（論文） 第 12 頁 共 39 頁 5） AD9288 外圍電路 AD9288 供電電壓范圍為 ～ ， 本設計用 FPGA 外圍電路產(chǎn)生的 電壓供電， 模擬電源 VD 和數(shù)字電源 VDD， 分開 供電 。為了保證電源質(zhì)量，在各自的電源引腳與地之間加入了 去耦 電容 。 AD9288 提供了兩種信號輸入方式， 分別是單端輸入與差分輸入 ， 其中 差分輸入方式可以 減少信號噪聲以及電磁的干擾， 單端輸入模式 的性能會有所下降， 但考慮到本設計屬于 低成本的應用， 單端輸入 可 保證 較好的性能 ，因此選擇單端輸入 方式，為了保護輸入信號，通過 50Ω 的電阻接地，并串聯(lián) 的電容 。 引腳 S S2 可以用來選擇多 種操作模式， 在使用中， 常 令 S1=1， S2=0，兩個通道采集相互獨 立 。 AD9288 內(nèi)部有一個穩(wěn)定精確的 1． 25V 電壓參考 ，通過將 REFINA 和 REFINB 接REFOUT 實現(xiàn)內(nèi)部電壓參考 。 本設計 因為是單通道采集系統(tǒng)，所以只用通道 A 采 樣數(shù)據(jù) ，輸入電壓信號范圍為0． 5V～ +0． 5V。 圖 AD9288 的 外圍電路 本科畢業(yè)設計說明書（論文） 第 13 頁 共 39 頁 6） AD7278 外圍電路 AD7278 供電電壓范圍為 ～ ，本設計用 FPGA 外圍電路產(chǎn)生的 電壓供電 。 為了保證電源質(zhì)量，在電源引腳與地之間并聯(lián)了 和 680nF 的去耦電容。 AD7278 只有 單端模擬輸入 方式，信號通過 VIN 從外部接口輸入 ， 輸入電壓范圍為 0~VDD（即 ） 。 SCLK 為 通道時鐘輸入引腳，設為 50MHz， 由 FPGA 內(nèi)部邏輯提供 。 SDATA 與數(shù)據(jù)采集控制模塊的輸入相連接，由 FPGA 控制其 進行串并轉(zhuǎn)換之后并 寫入 FIFO。 圖 AD7278 外圍電路 7） 硬件電路整體圖 圖 為硬件電路整體框圖， 將 以上各部分 電路 綜合布局，置于一張電路圖中，合理布局之后，生成硬件電路 。 本科畢業(yè)設計說明書（論文） 第 14 頁 共 39 頁 圖 硬件電路 本章小結(jié) 本章主要介紹了本次設計的硬件設計，首先介紹了硬件電路 設計工具 Protel，然后給出硬件電路設計總體方案 ， 詳細 設計 FPGA 及 AD 的外圍電路，最后給出硬件整體電路圖。 本科畢業(yè)設計說明書（論文） 第 15 頁 共 39 頁 4 程序 的設計與實現(xiàn) 在上一章設計 的 硬件電路的基礎上，本章將進行 FPGA 內(nèi)部程序的具體設計 。 在本系統(tǒng)中， FPGA 是控制整個系統(tǒng)工作的核心，首先在其內(nèi)部實現(xiàn)各模塊的設計與仿真，然后設計出頂層電路原理圖。其中 數(shù)據(jù)采集 控制 模塊負責對 A/D 轉(zhuǎn)換 進行時序控制，實現(xiàn) AD 轉(zhuǎn)換的正常工作。 FPGA 利用時鐘管理模塊 產(chǎn)生 時鐘用以作為采樣時鐘，采樣數(shù)據(jù)被送至 FIFO 進行緩存處理。 FPGA 設計與仿真工具 FPGA 結(jié)構(gòu) FPGA 具有可編程性，可以對其反復燒寫，因此采取的是一種支持反復配置的結(jié)構(gòu)而不可能像傳統(tǒng)的 ASIC 一樣通過與非門來完成。當前的主流 FPGA 采用了基于SRAM 的查找表結(jié)構(gòu)，還有一些軍用與宇航領域的 FPGA 使用 Flash或者 熔絲 與反熔絲工藝的查找表結(jié)構(gòu)口。 FPGA 通過對文 件 燒寫 來 配置查找表的內(nèi)容，使得在同樣的電路下實現(xiàn)不同的邏輯功能。 圖 FPGA 的結(jié)構(gòu)原理 圖 FPGA的基本結(jié)構(gòu)組成。在 FPGA內(nèi)部最重要的組成部分是可編程輸入輸出單元、可編程邏輯單元和嵌入式塊 RAM。輸入輸出單元分布在 FPGA四周，是芯片與外界電路的接口 ， 可以配置不同電氣特性的接口標準如 SSTL、 HSTL、 LVDS和 PCI等 ； 可編程邏輯單元 通常都是由查找表 (LUT)和寄存器 (Register)構(gòu)成。 FPGA含有數(shù)量巨大的基 本可編程邏輯單元。它們是可編程邏輯的主體，通過其內(nèi)部配置的改變可以本科畢業(yè)設計說明書（論文） 第 16 頁 共 39 頁 實現(xiàn)多種不同的邏輯功能 ； 嵌入式塊 RAM即 通過 FPG內(nèi)部嵌入可編程 Block RAM，極大的擴展了 FPGA的應用范圍。 一 般說來，不同器件廠商或者不同器件族的內(nèi)嵌 Block RAM結(jié)構(gòu)有所不同，但基本都可以靈活配置成各種常用存儲結(jié)構(gòu)比如單口 RAM、雙口 RAM、偽雙口 RAM、 CAM以及 FIFO等。除了 以上 模塊， FPGA還可能包括了如 DSP、高速串行收發(fā)器等其它模塊口。具體選擇時要綜合考慮設計需求、成本與規(guī)模、速度、封裝還有所需要的專用功能模塊等因素 [11]。 FPGA 設計流程 FPGA 產(chǎn)品發(fā)展到現(xiàn)在，已經(jīng)有完整的開發(fā)系統(tǒng)與設計流程。通常說來，比較完整的 FPGA 設計流程主要包括設計輸入、功能仿真、綜合、功能仿真 (綜合后仿真 )、布局布線、時序仿真 (后仿真 )和調(diào)試幾個部分 。流程圖如 圖 所示 ： 圖 FPGA 的 設計流程 FPGA的 設計輸入主要有硬件描述語言 HDL、狀態(tài)圖和原理圖三種輸入方式。原理圖設計輸入法在早期比較常見，但在現(xiàn)在的大型設計中它的可維護性較差。由于硬件描述在可移植性和規(guī)范性上面的優(yōu)勢，現(xiàn)在的大多數(shù)設計采用了 HDL開發(fā)平臺，其中應 用最廣泛的語言是 VHDL和 Verilog HDL[12]。 Quartus II 介紹 Quartus II 是 Altera 公司推出的目前應用非常廣泛的一款 EDA 開發(fā)系統(tǒng)。它是一本科畢業(yè)設計說明書（論文） 第 17 頁 共 39 頁 個完整的多平臺設計環(huán)境。它可以輕松滿足特定設計的需要，并且提供可編程片上系統(tǒng)（ SOPC）設計的綜合開發(fā)平臺，是 SOPC 設計的基礎。 Quartus II 將設計、綜合、布局、仿真驗證、和編程下載以及第三方 EDA 工具集成在一個無縫的環(huán)境中，可以進行系統(tǒng)級設計、嵌入式系統(tǒng)級設計和可編程邏輯器件設計。 Quartus II 開發(fā)工具提供了完全集成，且與電路結(jié)構(gòu)無關的數(shù)字邏輯設計環(huán)境，以及 SOPC 設計的嵌入式系統(tǒng)開發(fā)平臺。主要特點如下： 1） 可利用原理圖、結(jié)構(gòu)圖、 VerilogHDL、 VHDL、 AHDL 等硬件描述語言完成邏輯電路的描述和編輯，以及芯片（電路）平面布局連線的編輯。 2） 功能強大的邏輯綜合工具，并提供 RTL 級查看器（原理圖視圖和層次結(jié)構(gòu)列表）。 3） 完備的電路功能描述和時序邏輯仿真工具。 4） 自動定位編譯錯誤，提供高效的器件編程與驗證工具。 5） RTLtoGate 形式驗證。 此外， Quartus II 還 默認安裝 SOPC Builder，自動添加參數(shù) 和連接 IP 核，包括嵌入式處理器、協(xié)處理器。外設和用戶自定義邏輯，從而為嵌入式的開發(fā)提供方便 [13]。 硬件描述語言 VHDL 簡介 VHDL 語言的英文全名是 VHSIC Hardware Description Language， VHSIC 則是Very High Speed Integrated Circuit 的縮寫。它是一種支持系統(tǒng)級設計并被多數(shù) EDA 軟件支持的通用標準硬件描述語言。所謂硬件描述語言，就是可以描述硬件電路的功能，信號連接關系及定時關系的語言。它能比原理圖更加有效地表示硬件電路的特 性。隨著 VHDL 語言的發(fā)展，從基于原理圖的硬件設計方法向基于 HDL語言的硬件設計方法的轉(zhuǎn)變己經(jīng)成為可編程 ASIC 設計者最為關心的問題。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設計層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設計過程都可以用 VHDL 來完成。 VHDL 還具有以下優(yōu)點： 1) 寬范圍 的 描述能力 。 2) 簡潔明 確的代碼描述 進行復雜控制邏輯的設計，靈活且方便 。 3) 不依賴于特定的器件，方便 工藝的 轉(zhuǎn)換。 4) 可 移植性好 。 5) 描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口， 適用于可編程邏輯芯片的應用設計 [14]。 本科畢業(yè)設計說明書（論文） 第 18 頁 共 39 頁 時鐘管理模塊的設計與 實現(xiàn) 在本設計中，模擬部分與數(shù)字部分的所有時鐘經(jīng) FPGA 統(tǒng)一產(chǎn)生，以方便對整個系統(tǒng)的控制與調(diào)試。時鐘控制模塊使用 100MHz 的有源晶振產(chǎn)生系統(tǒng)基準時鐘 ， FPGA內(nèi)含有 PLL，可以進行時鐘的分頻與倍頻，但由于其最小頻率為 20MHz，滿足不了本設計的需求，因此單獨編寫了一個時鐘分頻模塊，通過將 100MHz 進行 4 次分頻，產(chǎn)生所需的時鐘頻率。 包括數(shù)據(jù)采集模塊所需的 50/10MHZ 時鐘、數(shù)據(jù)緩沖模 塊 （ FIFO）所需的 5/1MHz 讀 時鐘。時鐘 管理 模塊的示意圖如圖 所示： 圖 時鐘管理模塊 其內(nèi)部主要程序為（以 5MHz 為例）： architecture behave of clk_b is signal clk: std_logic。 signal temp: integer range 0 to 19。 //對 100MHz 進行 20 分頻 beg