【正文】 開。開始初始化狀態(tài)變量延遲1S,并重枚舉調(diào)用TD_Init(),使能中斷N是否收到SETUP包Y調(diào)用TD_poll()Y是否有標準設備請求？ N調(diào)用TD_Suspend()是否成功？YNY是否收到USB掛起信號?分析命令，執(zhí)行設備請求掛起處理器N調(diào)用TD_Resume()關(guān)閉USB設備結(jié)束 圖57所示固件程序任務循環(huán)的具體流程圖 LabVIEW設計流程圖本系統(tǒng)設計的LabVIEW上位機由數(shù)據(jù)采集、數(shù)據(jù)存儲和波形顯示輸出三個模塊組成，數(shù)據(jù)采集模塊主要是接收USB傳輸?shù)牟杉畔?，?shù)據(jù)存儲模塊是對數(shù)據(jù)進行存儲管理，波形顯示輸出模塊是將存儲的數(shù)據(jù)在界面中顯示出來。固件程序與驅(qū)動程序可以獨立的被調(diào)試，且調(diào)試方便，可以縮短開發(fā)開發(fā)周期。Cypress公司為了簡化和加速用戶使用EZUSB FX2系列芯片進行USB外設的開發(fā)過程，在開發(fā)包里提供了一個驅(qū)動程序（）應用程序模塊以及一個完整的固件程序框架。3. 判斷USB內(nèi)核是否收到USB掛起信號。2. 判斷是否有標準設備請求等待處理。一旦檢測到SETUP包，框架將開始交互的任務調(diào)度，其任務調(diào)度的步驟如下:1. 調(diào)用用戶函數(shù)TD_Poll( )?？蚣芡瓿闪艘粋€簡單的任務循環(huán)。在使用68013芯片進行應用開發(fā)中，利用68013固件框架可以簡化和加速開發(fā)基于68013芯片的外圍設備。10. 。8. 。實際上它是整個工程執(zhí)行的主程序main（）。 68013固件編程本設計應用的是USB的直通模式，68013的固件編程主要包括USB數(shù)據(jù)輸入SLAVE FIFO模式的設置和上位控制命令的響應程序兩個部分。SLRD， SLWR:分別表示FIFO讀寫信信號。用于輸出FIFO的存儲空間信號，可以表示FIFO中存儲數(shù)據(jù)的狀態(tài)。各管腳的功能如下所述IFCLK:時鐘接口管腳，給FIFO模塊提供時鐘控制信號。這里選擇EP6端點，SLAVE FIFO模式進行數(shù)據(jù)的傳輸，將AD模塊采集來的數(shù)字信息經(jīng)USB方式傳遞給PC主機,EP1C3T144和68013的連接示意圖如圖56。端點FIFO的時序信號，握手信號，讀寫信號和允許信號都必須被FIFO MASTER控制。68013端點緩沖區(qū)呈現(xiàn)不同的大小，其大小取決于芯片本身運行于高速還是全速。利用CY7C68013的USB接口功能與FPGA實現(xiàn)的FIFO實現(xiàn)數(shù)據(jù)的傳送。具體VHDL程序的編寫見附錄，F(xiàn)IFO仿真圖如圖55。 在FPGA的LPM庫中有很多系統(tǒng)模塊可以作為底層設計元件直接調(diào)用，縮短設計周期，因此緩存采用QuartusII軟件內(nèi)帶的兆功能處理器對LPM_ FIFO進行參數(shù)設計，設計的FIFO能夠滿足系統(tǒng)存儲和傳輸數(shù)據(jù)的需要，F(xiàn)IFO存儲器編譯圖如圖54。 FIFO控制模塊 存儲模塊在數(shù)據(jù)采集系統(tǒng)中用來緩存AD轉(zhuǎn)換的數(shù)字量，根據(jù)FIFO中數(shù)據(jù)狀態(tài)發(fā)出相應的控制信號，進而將數(shù)據(jù)傳輸給CY7C68013的USB總線，最后傳給計算機進行處理和顯示。 end process。 end if。 else cont=cont+l font=39。process(clk) begin if rising_ edge(clk) then if cont=11then coat= 00 fout=39。圖52 AD時序VHDL源程序經(jīng)驗證仿真調(diào)試程序通過，編譯后的圖形如圖53圖53 AD9226功能圖 系統(tǒng)的晶振時鐘是40MHz，利用FPGA芯片的鎖相環(huán)，根據(jù)AD采集電路工作頻率，分頻模塊集成在FPGA芯片中，針對本系統(tǒng)的采集速度和應用范圍，設置了四檔頻率:4分頻、8分頻、16分頻和64分頻。從時序圖中可以看出，AD9226在時鐘信號的上升沿捕獲采樣值，經(jīng)七個采樣周期后，可以得到采樣轉(zhuǎn)換值。 FIFOUSB接口控制ADC控制時鐘40MHZPLLFPGA時序圖5lFPGA軟件設計框圖 AD控制模塊設計 AD9226采用由FPGA的鎖相環(huán)分頻產(chǎn)生的時鐘信號來驅(qū)動，F(xiàn)PGA的晶振是40MHz經(jīng)四分頻產(chǎn)生10MHz的時鐘提供給AD9226 AD內(nèi)部所有的動作應用同一個時鐘源控制所有的轉(zhuǎn)換，AD采樣在時鐘信號的上升沿有效。模塊形式的應用在設計程序和完成對應功能方面簡潔清晰明了并且易于查錯、調(diào)試和歸檔。實現(xiàn)對傳輸數(shù)據(jù)的緩存存儲、讀入寫出控制、時鐘信號以及對ADC的控制等功能模塊。而USB接口模塊則根據(jù)FIFO中的數(shù)據(jù)狀態(tài)標志，把緩存的數(shù)字信號通過USB傳給計算機。下面分別給予介紹。 圖411 USB實物5 系統(tǒng)軟件設計高速數(shù)據(jù)采集系統(tǒng)的軟件設計工作包括FPGA內(nèi)部模塊的時序邏輯控制部分、應用LabVIEW軟件編寫上位機界面以及在 C環(huán)境下編寫單片機68013的固件程序，其中FPGA內(nèi)部模塊是用VHDL語言實現(xiàn)的。圖410采集實物按照設計理論和思路，繪制、焊接和制作完成的采集系統(tǒng)的硬件實物分為兩個部分。而且，數(shù)字電路和模擬電路混合設計過程中，數(shù)字部分會對模擬部分產(chǎn)生干擾，設計中應用的解決辦法是，對于電源來說，用電感將電源隔離開。電路設計方面:系統(tǒng)采用的是40MHz的晶體芯片，在電路中讓晶體距離主控芯片F(xiàn)PGA很近，同時晶體下沒有布置信號線，把地線鋪滿時鐘線的下面，這樣能夠降低時鐘線對其它信號線的干擾，尤其是降低對差分信號線的干擾效果更佳。同時將電路中沒有占用的面積鋪滿地，元器件的擺放要盡量依據(jù)輸入輸出關(guān)系就近放置，使元器件相互之間的走線盡可能的縮短，布線時還要相似功能的走線長度相等且平行。在設計本系統(tǒng)時我的處理方法集中在以下兩個方面。而且電路中系統(tǒng)的工作頻率很高，這很容易產(chǎn)生高頻干擾和電磁干擾。芯片LT15 ， 。系統(tǒng)采用5 ，高頻電源模塊HDN3SD12提供5V輸入到正負12V電壓輸出，滿足運放LM2575的供電要求。芯片內(nèi)部具有完善的保護電路功能，如電流限制和熱關(guān)斷功能等。系統(tǒng)對電源電路要求嚴格，綜合考慮后電路設計時選用了高頻電源轉(zhuǎn)換模塊HDN3SD12, LM2575，下面重點介紹LM2575。設計系統(tǒng)中運放OPA2890、AD轉(zhuǎn)換、CY7C68013和II EP1C3T144等芯片分別需要幾種供電電源，其中OPA2890需要5 V電壓，AD需要5 V電壓。因此設計系統(tǒng)的供電部分起到關(guān)鍵作用。CY7C68013芯片的結(jié)構(gòu)。EP2, EP4, EP6, EP8屬于大端點，芯片為他們提供了2倍，3倍或4倍緩沖區(qū)。68013的端點緩沖區(qū)被分為大小兩組。而自動傳輸則CPU不參與干預。68013的數(shù)據(jù)傳輸分為手動和自動兩種。本設計中USB接口電路設計采用Cypress公司的CY7C68013芯片，該芯片內(nèi)置了一個增強型8051控制器，主要用于接收AD轉(zhuǎn)換器傳送的采集數(shù)據(jù)并按USB規(guī)約傳送給PC主機。圖47是JTAG配置模塊電路設計，其中TMS引腳是測試模式選擇，TCK為測試時鐘輸入，TDI為測試數(shù)據(jù)輸入，而 TDO為測試數(shù)據(jù)輸出。在系統(tǒng)設計中，這樣每次給系統(tǒng)上電時，EPIC3T144芯片可以自動實現(xiàn)復位、配置和初始化的過程，實現(xiàn)配置芯片內(nèi)部的數(shù)據(jù)傳輸給FPGAo圖46是AS配置模式的電路圖。主動串行配置方式通過增強型配置器件串行的將數(shù)據(jù)下載到FPGA中，該方式由FPGA器件引導配置操作過程，它控制著外部存儲器和初始化過程，EPCS系列配置器件專供AS模式，目前只支持Cyclone系列，本設計選用配置芯片是EPCS1，該芯片的存儲容量是1Mbits，能夠滿足設計需求，Cyclone器件處于主動地位，配置芯片處于從屬地位。圖45 EP1CT114C8原理圖 FPGA配置電路設計 本課題選用的FPGA芯片EP1C3T144是基于SRAM工藝的，SRAM工藝的芯片具有很好的性價比，同時器件密度較高，缺點是掉電后配置信息將丟失，具體使用時需要外加專用配置芯片，每次上電都需要將配置信息加載到配置芯片中，配置數(shù)據(jù)正確時系統(tǒng)才能工作，EP1C3T144芯片有專用的配置引腳，設計為何種模式由MSEL管腳的電平信號決定。由于FPGA器件具有豐富的資源、開發(fā)方便、具有在線編程的特點可以依據(jù)現(xiàn)場的具體情況，對FPGA的內(nèi)部邏輯配置進行修改，進一步增加了系統(tǒng)應用的靈活性，并大大地縮短了產(chǎn)品的開發(fā)設計周期，在本高速數(shù)據(jù)采集系統(tǒng)設計中，所有電路控制功能，都是通過FPGA來實現(xiàn)的。它一邊與ADC接口，另一邊與USB接口連接，并產(chǎn)生數(shù)據(jù)采集和FIFO需要的所有控制信號。 IOESEP1C3T邏輯陣列PPLM4K塊圖44 EP1C3T144C8結(jié)構(gòu)圖 FPGA原理設計 設計高速數(shù)據(jù)采集系統(tǒng)中，被采集模擬輸入信號經(jīng)A/D轉(zhuǎn)換成數(shù)字量后需要緩存存儲。本設計選用Altera公司Cyclone系列芯片，芯片型號為EP1C3 T144C 8，該芯片是Altera公司推出的低價格、高容量的FPGA，其以較低的價格、優(yōu)良的特性及豐富的片上資源在實際應用中被廣泛的采用，和同類芯片比較起來具有很大的優(yōu)勢。該款FPGA憑借如此豐富的資源，在數(shù)據(jù)處理和時序控制中應用非常廣泛；在高速數(shù)字邏輯設計電路中尤其適合。數(shù)據(jù)轉(zhuǎn)換部分的電路原理圖如圖43圖43數(shù)據(jù)轉(zhuǎn)換原理圖 FPGA設計Altera公司的Cyclone系列FPGA芯片于2003年9月份推出，具有288Kbit的片內(nèi)RAM，并提供了多個用來管理板級時鐘網(wǎng)絡的全功鎖相環(huán)以及同工業(yè)標準外部存儲器件相連的專用I/O端口，Cyclone芯片性價比很高。在FPGA的LPM庫中有很多系統(tǒng)模塊可以作為底層設計元件直接調(diào)用，因此緩存采用Quartus II軟件內(nèi)帶的功能處理器對LPM_FIFO進行參數(shù)設計，采用FIFO模式進行數(shù)據(jù)傳輸可以提高數(shù)據(jù)傳送的速率，使用FPGA內(nèi)部的資源設計緩存電路能夠減少系統(tǒng)體積和設計成本，而應用USB接口實現(xiàn)采集數(shù)據(jù)在LabVIEW編制的軟面板的輸出顯示。表41 AD9226管腳功能數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中，被采集模擬信號以雙端差動形式輸入，可以很好地處理無諧波失真，同時無雜散動態(tài)范圍方面亦能得到滿足工作條件的性能指標。CLK時鐘輸入引腳。SENSE參考電壓的選擇輸入引腳。REFCOM參考電壓的接地引腳，應用時接模擬地。CAPB、CAPT參考源的噪聲抑制引腳。其各引腳功能說明見表4l 。由于該芯片的諸上優(yōu)勢，結(jié)合設計參數(shù)和實際工作需要選擇了AD9226芯片。采用差分輸入時，VINA和VINB要由輸入信號同時驅(qū)動。本設計采樣速度最大為64Msps，依據(jù)采樣定理模數(shù)轉(zhuǎn)換器選擇美國ADI公司生產(chǎn)的高速模數(shù)轉(zhuǎn)換器AD9226，該芯片有高度靈活的輸入結(jié)構(gòu)，可以方便地和單端或差分輸入信號進行連接。設計中數(shù)據(jù)轉(zhuǎn)換功能受到主控芯片F(xiàn)PGA的控制，轉(zhuǎn)換的數(shù)據(jù)同時要緩存在FPGA實現(xiàn)的FIFO存儲單元中。具體電路如圖42所示。系統(tǒng)設計的A/D采集的電壓頻率很高，所以需要對輸入信號進行隔離。經(jīng)分析電路設計需求，信號調(diào)理電路選用TI公司的OPA2890來設計，高速單位增益穩(wěn)定電壓反饋放大器，使功耗降低90%以上。經(jīng)分析模擬信號的調(diào)理電路可由運算放大器構(gòu)成的電壓跟隨器來實現(xiàn)，因電壓跟隨器具有輸入阻抗高的特點，可以降低外加電路對電路系統(tǒng)的干擾，實現(xiàn)信號隔離。硬件設計框圖如圖41。因此系統(tǒng)上位機程序在Lab VIEW開發(fā)環(huán)境下進行。程序調(diào)試、開發(fā)方便。同時依托于計算機資源，可以減少系統(tǒng)硬件的體積和成本。ADC模塊是控制數(shù)模轉(zhuǎn)換的功能單元，F(xiàn)IFO模塊是對轉(zhuǎn)換的數(shù)據(jù)實現(xiàn)存儲，這些單元都是在FPGA的時序控制下完成的，它們就構(gòu)成了系統(tǒng)數(shù)據(jù)采集的主要功能。從圖中可以看出FPGA的內(nèi)部功能模塊主要有四部分組成，分別是QUDOU模塊實現(xiàn)對輸入的信號消抖，目的是讓系統(tǒng)工作更穩(wěn)定。因此開發(fā)環(huán)境是在Quartus II中完成的。 圖33 Quartus II啟動界向 VHDL是一種高效的電路系統(tǒng)實現(xiàn)方式，借助于EDA開發(fā)平臺可以完成電路描述、電路合成和電路仿真等工作。 FPGA的邏輯功能使用VHDL語言來實現(xiàn)，VHDL是一種用于電路設計的高級言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，它具有很強的可移植性、支持模塊化設計、很高的靈活性、便于修改及系統(tǒng)設計與硬件結(jié)構(gòu)無關(guān)等特點，使得應用VHDL語言設計系統(tǒng)時開發(fā)周期短，成本低于調(diào)試。軟件開發(fā)工作包括:編寫FPGA的各控制模塊最后進行調(diào)試檢驗，F(xiàn)PGA程序的編寫應用Altera公司開發(fā)的Quart us II軟件。其中FPGA的時序邏輯控制和各功能模塊設計是用VHDL語言編寫實現(xiàn)，可以劃分為四塊即AD采樣控制模塊，分頻模塊設計，F(xiàn)IFO控制模塊和USB通信控制模塊。使FIFO的傳輸速度能夠滿足數(shù)據(jù)采集的速度。具體思路就是模數(shù)轉(zhuǎn)換的數(shù)據(jù)先存儲在FPGA內(nèi)的FIFO中，單片機CY7C68013根據(jù)控制面板中FIFO的狀態(tài)信號把轉(zhuǎn)換數(shù)據(jù)送給上位機處理和顯示。本文采用FIFO緩存作為USB芯片和FPGA之間進行數(shù)據(jù)交換的方