freepeople性欧美熟妇, 色戒完整版无删减158分钟hd, 无码精品国产vα在线观看DVD, 丰满少妇伦精品无码专区在线观看,艾栗栗与纹身男宾馆3p50分钟,国产AV片在线观看,黑人与美女高潮,18岁女RAPPERDISSSUBS,国产手机在机看影片

正文內(nèi)容

畢業(yè)論文-基于fpga通用數(shù)據(jù)采集測試系統(tǒng)的設計(參考版)

2024-11-14 10:20本頁面
  

【正文】 本科畢業(yè)設計 說明書 第 31 頁 共 33 頁 附錄 B 電路原理圖 本科畢業(yè)設計 說明書 第 32 頁 共 33 頁 參考文獻 [1] 沈蘭芬,《高速數(shù)據(jù)采集系統(tǒng)的原理與應用》,北京:人民郵電出版社, 1995 [2] 肖冰,安德寧,《數(shù)字電路與邏輯設計實驗技術》,北京:北京郵電大學出版社,2020, 5: P6 [3] 楊恒,李愛國,王輝,《 FPGA/CPLD 最新實用技術指南》,北京,電子工業(yè)出版社, 1994, 8: P913 [4] 徐志軍,徐光輝,《 FPGA 技術及其應用》,西安,西安電子科技大學出版社,2020, 2: P28 [5] 張承學,劉延華,《 FPGA 在高速數(shù)據(jù)采集系統(tǒng)中的應用》, 2020, 2: P7577 [6] 李啟炎,李唯波,《基于 FPGA,和 FIFO 的多通道數(shù)據(jù)采集系統(tǒng)的研究》, 2020,6: P7577 [7] 汪友寶,馬佩軍,《基于 FPGA 的容錯存儲器的設計實現(xiàn)》, 2020, 4: P46 [8] 夏明威,《選用 PLD 的考慮因素》 2020, 7; P58, P67 [9] 高輝,崔文進,《可編程邏輯器件在電路設計中的應用》, 2020, 10: P1920 [10] 張凱,林偉,《 VHDL 實例剖析》,北京:國防工業(yè)出版社, 2020, 5: P28 [11] 趙俊超,《集成電路設計 VHDL 教程》,北京:北京希望電子出版社, 2020 [12] (美) Kevin Skahill 編著 ,《可編程邏輯系統(tǒng)的 VHDL 設計技術》,朱明程,南京:東南大學出版社, 1998, 4; P79 [13] Analog Devices , Data conversion Seminar ,1982 [14] Analog Devices, Data conversion products databook, 1989 [15] Analog Devices, High speed design seminar,1989 [16] Analog Devices, Insteumentation and signal conditioning,1983 本科畢業(yè)設計 說明書 第 33 頁 共 33 頁 致謝 本次設計為多通道同步高速采集系統(tǒng)的研制,由于本人以前在這方面沒有太多的知識準備,所以真正設計的時候遇到了很多困難,也犯了很多錯誤,還好及時的得老師和同學的幫助才使得本次設計得以順利的完成,在這里我首先要感謝指導老師楊玉華,其次是感謝在此次設計中給了我很大幫助的周治良,喬慧,趙純?nèi)煌瑢W,也可以這么說也正是由于得到了他們的幫助才使得這次設計能夠得以完成,最后再說一聲謝謝! 。 end process p7。 end if。 then if count=46 then 本科畢業(yè)設計 說明書 第 30 頁 共 33 頁 d_addra=d_addra+1。 event and fosc=39。 then d_addra=0000000000。 write fifo data p7: process(fosc, glrn) begin if glrn=39。 end if。139。039。039。139。 elsif fosc 39。 then d_wrfifo=39。 write fifo data p6: process(fosc, glrn) begin if glrn=39。 end if。 end if。 fifod(3 downto 0)=d_channel。 then if count=40 then fifod=f_data(11 downto 4)。 event and fosc=39。 then mark=0000。 AD data sample p5: process(fosc) begin if glrn=39。 end if。139。 elsif d_channel=1111 then d_channel=0000。139。 elsif fosc 39。 d_channela1=39。039。 channela1=d_channela1。 本科畢業(yè)設計 說明書 第 28 頁 共 33 頁 end process p2。 end if。 else clk=39。 then if (count=10) and (count=30) then startad time pulse t=1us clk=39。 event and fosc=39。139。039。 end process p1。 end if。 then if count=124 then count=0000000。 event and fosc=39。 then count=0000000。 or start=39。 clk=fosc/100=100KHz p1: process(fosc, glrn, start) begin if glrn=39。 addra=d_addra。 signal d_channela1 : std_logic。 signal d_addra : std_logic_vector(9 downto 0)。 signal mark : std_logic_vector(3 downto 0)。 architecture Behavioral of advhd is signal count : std_logic_vector(6 downto 0)。 data : in std_logic_vector(11 downto 0) )。 addra : out std_logic_vector(9 downto 0)。 channel : out std_logic_vector(3 downto 0)。 clk : out std_logic。 fosc : in std_logic。 use 。 use 。 在數(shù)據(jù)采集與處理的過程中,通過并口進行數(shù)據(jù)讀取,可以達到很高的速度,這也更能體現(xiàn)高速的意思,另外,時序的搭配也很重要,通過寫和讀 FIFO可以很好的解決時序的問題,能更好的控制數(shù)據(jù)的采集從而達到所要實現(xiàn)的目標。在現(xiàn)代測試系統(tǒng)中,在對于一整套信息的 獲取及其信號分析過程中,數(shù)據(jù)采集系統(tǒng)都起著非常重要的作用,是測試的前端環(huán)節(jié)。本文對主要電路模塊設計、 PCB布局布線設計、控制信號設計及可靠性設計均有探討,給出了設計的具體成果。在開關閉合的過程中,本科畢業(yè)設計 說明書 第 24 頁 共 33 頁 信號存在抖動現(xiàn)象,這時的信號是不穩(wěn)定的,為了消除這種信號的不穩(wěn)定性外界因素干擾的不良影響下,從而防止 FPGA 的誤操作現(xiàn)象的發(fā)生,我們在 FPGA 內(nèi)加了延時子程序,目的就是對這些敏感信號進行消陡延時預處理,避免誤操作,使系統(tǒng)在更加可靠穩(wěn)定的狀態(tài)下工作。這樣即使某幀數(shù)據(jù)出了問題,也可以很容易的確定各路信號的數(shù)據(jù),不會出現(xiàn)數(shù)據(jù)錯位現(xiàn)象。當采集存儲完畢后,我們要對數(shù)據(jù)進行事后處理,為了防止讀取或存儲數(shù)據(jù)錯位現(xiàn)象,也是為了便于對錯誤的跟蹤查找,最后使每路數(shù)據(jù)能完整的整合到一起。 第三 : 在焊接電路時候由于起初沒有經(jīng)驗,焊的東西很不好,不是虛焊就是焊的不像樣子,經(jīng)過半個多月的努力,已經(jīng)能夠很好的焊接東西,并且有了一定的焊接經(jīng)驗。在系統(tǒng)設計中,如果先選擇了某個芯片并以之為核心,到最后完成了設計工作之后卻無法買到該芯片,則會浪費了許多 時間 ,在購買的時候一定要選性價比高的芯片 。 第一:芯片的購買 :我們有多種渠道可以獲得芯片的設計資料,完全可以在沒 有見到芯片的情況下完成系統(tǒng)設計。 在以上電路中,在每個芯片的 VCC 和 G
點擊復制文檔內(nèi)容
環(huán)評公示相關推薦
文庫吧 www.dybbs8.com
備案圖鄂ICP備17016276號-1