【正文】 所有存儲(chǔ)器組都可用于 ROMA 或者 SRAM。 ARM 存儲(chǔ)系統(tǒng) 分析 S3C2410A 存儲(chǔ)控制器提供訪問(wèn)外部存儲(chǔ)器所需要的存儲(chǔ)器控制信號(hào) 。兩個(gè)處理器的之間的數(shù)據(jù)傳輸屬于典型 的異步數(shù)據(jù)通信，它們之間通信的速度之間決定了系統(tǒng)處理數(shù)據(jù)的效率。 ARM接收數(shù)據(jù)后對(duì)采集的數(shù)據(jù)幀進(jìn)行控制，保證數(shù)據(jù)傳輸?shù)目煽啃院驼_性。 為了提高采集、存儲(chǔ)和顯示的效率，根據(jù)各個(gè)芯片的特點(diǎn)，運(yùn)用了下面幾種處理方式來(lái)提高效率： FPGA 中構(gòu)建一個(gè)多 緩沖單元 的乒乓 機(jī)制采集模塊，提高 FPGA 采集的效率，并降低了中間級(jí)傳輸?shù)乃俣?，利于中間級(jí)的數(shù)據(jù)處理。在數(shù)據(jù)采集系統(tǒng)中 ARM 和 FPGA 各司其職，任務(wù)執(zhí)行的好壞則取決與我們?cè)鯓?合理 的使用這兩個(gè)處理器。 采集卡各芯片 速度等級(jí)的劃分和 數(shù)據(jù) 流 向 ARM 和 FPGA 是當(dāng)前運(yùn)用最廣泛的嵌入式處理器，由于結(jié)構(gòu)上的差別它們被使用在不同的場(chǎng)合。 在高速數(shù)據(jù)采集 系統(tǒng) 中， 芯片 決定了系統(tǒng) 的最大指標(biāo)，但不是每 個(gè)系統(tǒng)都可以將硬件 性 能 和特點(diǎn)發(fā)揮出來(lái)，必須根據(jù)系統(tǒng)中各級(jí)芯片的特點(diǎn)來(lái)對(duì)系統(tǒng)各級(jí)的速率進(jìn)行劃分，各級(jí)之間采用不同的處理才能使芯片的作用最大可能的發(fā)揮。 圖 315 數(shù)據(jù)路徑模塊 命令接口DATAINDMDATAOUTDQDQM數(shù)據(jù)路徑模塊OE更多論文 25 第 四 章 各 芯片間的數(shù)據(jù)傳輸 與處理 隨著芯片技術(shù)的不斷提高，芯片的 處理速度 越來(lái)越快，總線的吞吐量越來(lái)越大，幾年前的 芯片、 傳輸方式 和 接口 協(xié)議 很難 滿足 新一代 數(shù)據(jù)采集系統(tǒng) 的要求。無(wú)論是數(shù)據(jù)在讀出還是寫(xiě)入時(shí)，都是在 OE 有效，即 OE為高電平時(shí)才命令接口刷新控制CMD [ 2 : 0 ]CMDACKADDR [ 11 : 0 ]接口控制模塊RequestCMD _ ACKADDRREF _ REQREF _ ACKRequestCMD _ ACKADDRREF _ REQREF _ ACK仲裁器 命令生成器命令模塊SADDR [ 11 : 0 ]BA [ 1 : 0 ]CS [ 1 : 0 ]CKERASCASWEOE更多論文 24 能進(jìn)行傳輸。模塊的結(jié)構(gòu)圖如圖 315 所示。如果主機(jī)操作在進(jìn)行中，收到了刷新命令，刷新操作將延時(shí)到主機(jī)操作完成后執(zhí)行。從刷新控制邏輯電路發(fā)出的刷新請(qǐng)求比主機(jī)接口的命令的優(yōu)先級(jí)別高。 下圖 313 為接口模塊的結(jié)構(gòu)圖?？刂平涌谀K從主機(jī)接收命令和相關(guān)的存儲(chǔ)地址，同時(shí)對(duì)命令解碼后傳送給命令模塊，命令模塊從控制接口模塊接收命令和地址，生成合適的命令給 SDRAM 器件，數(shù)據(jù)通道處理讀寫(xiě)命令時(shí)的數(shù)據(jù)通路操作 [15]。 SDRAM控制器 結(jié)構(gòu) SDRAM 控制器針對(duì) SDRAM 的指令操作特點(diǎn)，為 SDRAM 提供同步命令接口和時(shí)序邏輯控制，下面將以 ALTERA公司的 Cyclone系列 FPGA為例，主機(jī)系統(tǒng)時(shí)鐘為 133MHz，使用三星公司的 K4S641632E， 256MByte SDRAM，介紹 SDRAM 控制器的具體設(shè)計(jì)方法 ，下 圖 312 為 SDRAM 控 制器的 系統(tǒng)結(jié)構(gòu) 圖。自刷新被激 活時(shí)，其它的任何 控制都無(wú)效，一旦時(shí)鐘恢復(fù)，自刷新就會(huì)退出，又必須開(kāi)始自動(dòng)刷新以更多論文 22 保持?jǐn)?shù)據(jù)。 自動(dòng)刷新時(shí)，刷新所需的地址由 SDRAM 內(nèi)部的 刷新控制器提供。在進(jìn)行寫(xiě)操作時(shí)，內(nèi)部的列地址和數(shù)據(jù)就會(huì)被寄存；進(jìn)行讀操作時(shí)，內(nèi)部地址被寄存，等待 CAS 延遲時(shí)間（通常為 1～ 3 個(gè)時(shí)鐘周期）后，讀出的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線上，具體時(shí)序詳見(jiàn) SDRAM 數(shù)據(jù)手冊(cè)。對(duì) SDRAM 進(jìn)行訪問(wèn)的最主要操作就是讀RD和寫(xiě) WR 操作。 SDRAM 可實(shí)現(xiàn)突發(fā)式讀寫(xiě)，支持的突發(fā)長(zhǎng)度可配置為 1個(gè)、 2 個(gè)、 4個(gè)、 8個(gè)數(shù)據(jù)周期或者頁(yè)模式。 在行地址被選定并且相應(yīng)的行被打開(kāi)之后，就可以進(jìn)行讀操作了。 表 31： SDRAM總線命令 命令 縮寫(xiě) RAS CAS WE 空操作 NOP H H H 激活 ACT L H H 讀操作 RD H L H 寫(xiě)操作 WR H L L 突發(fā)中止 BT H H L 預(yù)充電 PCH L H L 自動(dòng)刷新 ARF L L H 裝入模式寄存器 LMR L L L SDRAM 的訪問(wèn)是通過(guò)一系列命令進(jìn)行的， SDRAM 上電后，必須首先按照預(yù)定的方式進(jìn)行初始化才能正常的運(yùn)行。 SDRAM工作原理 SDRAM 是具有同步接口的高速動(dòng)態(tài)訪問(wèn)存儲(chǔ)器， SDRAM的同步接口和完全流水線的內(nèi)部架構(gòu)允許極快的數(shù)據(jù)速率， SDRAM器件內(nèi)部由多個(gè) “體（ BANK）”的組成，通過(guò)行地址和列地址來(lái)尋址，存儲(chǔ)體的行和列地址的位數(shù)取決于存儲(chǔ)器的容量 [13]。 SDRAM 控制器設(shè)計(jì) 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（ SDRAM） 具有存儲(chǔ)容量大、價(jià)格便宜等特點(diǎn)，與 SRAM 相比 SDRAM 需要 額外的控制邏輯 和刷新機(jī)制，這 使得 SDRAM 的存儲(chǔ)速度一般而且 增加了 SDRAM 設(shè)計(jì)的難度 。 經(jīng)過(guò)以上分析，實(shí)驗(yàn)中出現(xiàn)的數(shù)據(jù)波形錯(cuò)位問(wèn)題是時(shí)序不同步造成的，我們可以使用 QuartusII 自帶的時(shí)序分析工具，分析各部分時(shí)序關(guān)系，在地址發(fā)生器模塊內(nèi)部加入可以用于延時(shí)的 LCELL（僅僅是一個(gè)傳輸門(mén)） ,使數(shù)據(jù)輸出端和時(shí)鐘之間有充裕的保持時(shí)間， 采集中的數(shù)據(jù)波形錯(cuò)位問(wèn)題既可以得到解決。 由于 AD 同步時(shí)鐘設(shè)置在全局時(shí)鐘上，因此兩個(gè)寄存器之間因?yàn)椴季€的時(shí)鐘偏斜較少，主要的問(wèn)題在于兩級(jí)寄存器之間的邏輯電路，根據(jù)同步時(shí)序模型來(lái)計(jì)算當(dāng) T=tco+tdelay+tsu時(shí)，如果時(shí)鐘周期大于 T，輸出端觸發(fā)器可以正常工作，如果時(shí)鐘周期小于 T，輸出端觸發(fā)器 可能經(jīng)歷亞穩(wěn)態(tài)。在時(shí)鐘到達(dá)輸出觸發(fā)器之前，輸入信號(hào)必須保持一段時(shí)間， 輸出觸發(fā)器才能正常觸發(fā)。 整個(gè)邏輯是使用 VHDL 語(yǔ)言更多論文 20 編寫(xiě)的，由 QuartusII 自帶的綜合工具綜合，綜合后的模型可以簡(jiǎn)化為圖 312。 剩下來(lái)的部分就是問(wèn)題的關(guān)鍵，在采集模塊中由于雙口 RAM需要寫(xiě)入地址，因此我們使用 AD 輸出的同步時(shí)鐘的累加作為寫(xiě)入地址，在邏輯上不會(huì)有什么問(wèn)題，但是實(shí)際實(shí)現(xiàn)的而過(guò)程中地址發(fā)生器模塊存在一個(gè)延時(shí)， 為了更加形象的表示出 模塊之間的時(shí)序關(guān)系使用圖 311 來(lái) 說(shuō)明 地址發(fā)生器所帶來(lái)的時(shí)序問(wèn)題。 圖 310 FPGA內(nèi)部 AD采集模塊 由于 A/D 采集的數(shù)據(jù)和輸出的同步時(shí)鐘都是同時(shí)由 ADC 同時(shí)發(fā)出，而在 FPGA內(nèi)部數(shù)據(jù)和同步時(shí)鐘都經(jīng)過(guò)了一個(gè)差分轉(zhuǎn)單端的模塊，因此我們可以認(rèn)為在采樣率較低時(shí)，進(jìn)入雙口 RAM的 ADC輸出數(shù)據(jù)和 ADC的同步時(shí)鐘基本是同步的，或者是偏差較小符合 雙口 RAM 前端 寄存器的建立時(shí)間。由于前后多次采集出現(xiàn)的情況不一樣，而某些程序的采集的數(shù)據(jù)沒(méi)有出現(xiàn)失真，表示在硬件設(shè)計(jì)上并沒(méi)有問(wèn)題，數(shù)據(jù)失真的根源還是在 FPGA 內(nèi)部，而修改采集地址發(fā)生器，數(shù)據(jù)失真的 情況會(huì)出現(xiàn)變化，進(jìn)一步表明了問(wèn)題根源在 FPGA 采集的程序上 。 圖 39 設(shè)計(jì)中乒乓機(jī)制與預(yù)處理 時(shí)序同步 在調(diào)試的過(guò)程中出現(xiàn)了波形錯(cuò)位的問(wèn)題， 具體狀況如附錄 3 圖 1。設(shè)計(jì)中在前端數(shù)據(jù)緩沖使用深度為1024*8bits 的雙口 RAM，后端預(yù)處理采用 1024*8bits 的雙口 RAM 組成一幀。 由于后端的處理過(guò)程較慢 ， 為了匹配數(shù)據(jù)采集與數(shù)據(jù)預(yù)處理之間的速度，使用乒乓機(jī)制來(lái)降低對(duì)后端預(yù)處理的要求，降低后端的設(shè)計(jì)難度。所以乒乓操作常常應(yīng)用于流水線式算法，完成數(shù)據(jù)的無(wú)限緩沖和處理。在第三 個(gè)緩沖周期，通過(guò)“輸入數(shù)據(jù)流選擇單元”的切換，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊 1，與此同時(shí)，將數(shù)據(jù)緩沖模塊 2 緩存的第二個(gè)周期的數(shù)據(jù) 預(yù)處理，并 通過(guò) “ 輸出數(shù)據(jù)流選擇單 元 ” 的選擇，送到 “ 數(shù)據(jù)輸入數(shù)據(jù)流選擇單元數(shù)據(jù)緩沖模塊 1數(shù)據(jù)緩沖模塊 2輸出數(shù)據(jù)流選擇單元數(shù)據(jù)流運(yùn)算處理模塊數(shù)據(jù)預(yù)處理模塊 1數(shù)據(jù)預(yù)處理模塊 2更多論文 18 流 運(yùn)算處理模塊”運(yùn)算處理。在第一個(gè)緩沖周期，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊 1中 。如果設(shè)計(jì)的時(shí)序要求高，普通方法達(dá)不到設(shè)計(jì)頻率，那么一般可以通過(guò)將數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個(gè)操作模塊，對(duì)整個(gè)設(shè)計(jì)采取“乒乓機(jī)制”就是一種典型的犧牲面積換取速度的設(shè)計(jì)方法。這兩種目標(biāo)充分體現(xiàn)了面積與速度平衡的設(shè)計(jì)思想 [10]。要求一個(gè)設(shè)計(jì)同時(shí)兼?zhèn)涿娣e最小，運(yùn)行頻率最高，這是不現(xiàn)實(shí)的。為了 匹配 AD 的速度，在 FPGA 采集 AD數(shù)據(jù)時(shí)使用乒乓機(jī)制采集，可以大大緩解 FPGA 數(shù)據(jù)處理 的壓力。模擬 信號(hào) 經(jīng)過(guò)調(diào)理，進(jìn)入 ADC 采樣 ，采樣數(shù)據(jù)在觸發(fā)系統(tǒng)的控制下送入采集內(nèi)存 ；當(dāng) 采集內(nèi)存存滿以后，波形數(shù)據(jù)被送更多論文 17 到 后端處理 系統(tǒng) ； 微處理器根據(jù)用戶需求，對(duì)這些數(shù)據(jù)進(jìn)行處理、計(jì)算、分析 、 最后波形和分析結(jié)果被顯示在顯示器上 。采集過(guò)程中會(huì)出現(xiàn)采集數(shù)據(jù)錯(cuò)位的問(wèn)題，直接影響了后期的數(shù)據(jù)處理和顯示，其根本原因是由于存儲(chǔ)時(shí)數(shù)據(jù)、地址與時(shí)鐘不同步造成的，通過(guò) FPGA 靜態(tài)時(shí)序分析后，在 FPGA 關(guān)鍵信號(hào)間加入同步處理 ，既可以保證采集的正確性。傳輸速度問(wèn)題是由于采集模塊結(jié)構(gòu) 造成 的，要想進(jìn)一步提高采集的效率必須優(yōu)化硬件平臺(tái)，當(dāng)系統(tǒng)平臺(tái)搭建完畢后，唯一可以優(yōu)化的就是 FPGA 內(nèi)部的采集結(jié)構(gòu)。在設(shè)計(jì)中還必須有觸發(fā)選擇模塊，幀控制模塊等，必須將觸發(fā)和數(shù)據(jù)采集模塊有機(jī)的結(jié)合 ， 才能 實(shí)現(xiàn) 一個(gè)完整的采集 系統(tǒng)，才能設(shè)計(jì)出更加高效的采集模塊，才能提高系統(tǒng)采集的效率。使用雙口 RAM 分開(kāi)的讀寫(xiě)總線，可以簡(jiǎn)單的實(shí)現(xiàn)上述操作。 當(dāng)有效觸發(fā)信號(hào)到來(lái)時(shí)，數(shù)據(jù)緩沖雙口 RAM 的地址 addr 被鎖存，直接作為幀存儲(chǔ)器讀取的基地址，幀存儲(chǔ)器就是在這個(gè)首地址的基礎(chǔ)上產(chǎn)生的，而幀存儲(chǔ)器讀取的地址是幀首地址與偏移地址相加的結(jié)果 。 更多論文 16 圖 37 有效觸發(fā)信號(hào)時(shí)各個(gè)地址的變化情況 設(shè)計(jì)中使用兩個(gè)雙口 RAM，第一個(gè) 1024 點(diǎn)的用于數(shù)據(jù)緩沖，第二個(gè) 512 點(diǎn)的用于幀數(shù)據(jù)存儲(chǔ)，觸發(fā)控制就是根據(jù)觸發(fā)信號(hào)到來(lái)的時(shí)刻，從 1024 點(diǎn)中提取出 512點(diǎn)的過(guò)程。 下圖 36 給出了兩幀采集時(shí)的仿真圖。使用一個(gè) 512位的計(jì)數(shù)器，當(dāng)計(jì)數(shù)達(dá)到 512 時(shí)，產(chǎn)生一個(gè)電平將 D觸發(fā)器復(fù)位， D觸發(fā)器輸出 wen 變?yōu)榈停?dāng)觸發(fā)信號(hào)再次出現(xiàn)上升沿時(shí)，wen 變高。觸發(fā)控制就是要在觸發(fā)信號(hào)出現(xiàn)后，將連續(xù) 512 個(gè)地址上的數(shù)據(jù)送到 512*8bit 的幀存儲(chǔ)器中。整個(gè)控制和實(shí)現(xiàn)上述功能的過(guò)程就是觸發(fā)控制。系統(tǒng)中的模擬觸發(fā)有電平觸發(fā)，數(shù)字觸發(fā)有邊沿觸發(fā)和脈寬觸發(fā)等。 圖 34 基本的觸發(fā)電路圖 基本的觸發(fā)電路如上圖 34所示， 輸入信號(hào)有 模擬和數(shù)字兩種形式，因此與之比較的觸發(fā)信號(hào)也對(duì)應(yīng)的有模擬和數(shù)字兩種形式。 當(dāng)觸發(fā)條件與我們的被測(cè)信號(hào)一致時(shí)，就啟動(dòng)觸發(fā)信號(hào)。觸發(fā)是由觸發(fā)電路來(lái)實(shí)現(xiàn)的，它主要包括 :觸發(fā)源的選擇、觸發(fā)類型選擇 和 觸發(fā)控制部分 。如果沒(méi)有觸發(fā)電路， 采集 的數(shù)據(jù)都是從整個(gè) 波形中隨機(jī)位置的開(kāi)始的數(shù)據(jù)，將這樣的數(shù)據(jù)傳給上位機(jī)，肯定不能正確顯示波形信號(hào)。在數(shù)據(jù)采集的過(guò)程中先使用 100M 作為默認(rèn)的采樣率，采集完的數(shù)據(jù)經(jīng)過(guò) FPGA 內(nèi)部的測(cè)周期模塊分析之后，對(duì) AD的采樣率進(jìn)行重新選擇，通過(guò)分頻和倍頻輸出合適的采樣率。當(dāng)被測(cè)信號(hào)的頻率較低，而 AD 采樣率固定時(shí)，采集的 1024 點(diǎn)數(shù)據(jù)可能都不夠采集被測(cè)信號(hào)的一個(gè)周期，這就產(chǎn)生了信號(hào)的過(guò)采樣；而當(dāng)被測(cè)信號(hào)的頻率較高，而 AD采樣率固定時(shí)，采集的 1024 點(diǎn)數(shù)據(jù)可能采集了多個(gè)周期，這就產(chǎn)生了信號(hào)的欠采樣。 通過(guò)上面這個(gè)簡(jiǎn)單的雙口 RAM 就可以實(shí)現(xiàn) AD數(shù)據(jù)的采集。由于 AD 數(shù)據(jù)采集具有連續(xù)性，數(shù)據(jù)和時(shí)鐘是同步的，因此我們可以使用時(shí)鐘累加，來(lái)設(shè)計(jì)出與數(shù)據(jù)一致的地址信號(hào)。 33 典型的雙口 RAM模塊圖 AD轉(zhuǎn)換后一共輸出為 9 路 LVDS 信號(hào)， 8路 LVDS 數(shù)據(jù)輸出和 1 路 LVDS 同步時(shí)鐘輸出，輸出的頻率與 AD 的采樣頻率一致。 由于數(shù)據(jù)采集卡上的 FPGA 部分可以由 ARM 處理器靈活的配置，因此在系統(tǒng)設(shè)計(jì)上我們就有更大的靈活度。 在設(shè)計(jì)之前就要根據(jù)采集信號(hào)的頻率和 AD 采樣頻率來(lái)綜合決定使用 RAM 的大小 ， 過(guò)多的使用 M9K 模塊會(huì)使得后期設(shè)計(jì)資源短缺，過(guò)少的使用 M9K模塊會(huì)使得一次采集數(shù)據(jù)不夠 。 EP3C25 內(nèi)部就有 66 個(gè) M9K 嵌入式存儲(chǔ)器模塊 ，它們均勻散布在 FPGA 的各個(gè) bank 中，用 M9K 實(shí)現(xiàn)真正的雙口 RAM。使用 FPGA 內(nèi)部的 RAM 資源， 設(shè)計(jì)中 可以非常容易的構(gòu)建前端數(shù)據(jù)緩沖所需要的雙口 RAM或者 FIFO， 前端緩沖器的大小直接決定了數(shù)據(jù)采集卡連續(xù)記錄的能力，可以根據(jù) 內(nèi)部 RAM 使用的情況來(lái)合理的分配 FPGA 內(nèi)部的 RAM 資源。 下圖 32 為AD9480 功能模塊圖，通過(guò)配置上述功能引腳后 AD9480 即可以正常工作。設(shè)計(jì)中可以 使用 S1 引腳來(lái)選擇數(shù)據(jù)輸出格式和占空比 ，