【導讀】高速數(shù)據(jù)采集系統(tǒng)設計有一定研究意義。本系統(tǒng)采用Altera公司的CycloneII的。FPGA可編程器件為核心，其系統(tǒng)的設計實現(xiàn)包括硬件設計和軟件設計兩部分。語言進行控制系統(tǒng)設計，其中本文重點闡述了A/D和D/A模塊的硬件和軟件設計過程，并輸出無失真，同時通過LED數(shù)碼管精確顯示當前采集的電壓值。

　　

【正文】 16 的轉換公式： 通過以下兩條語句即可得到所需的 實際電壓輸出值的 12 位并行數(shù)據(jù) ： tempe=((tempf*4096)/(4096))。 temp=conv_std_logic_vector(tempe,12)。 整個 D/A 轉換控制模塊根據(jù) TLV5616的工作狀態(tài)時序圖設計的狀態(tài)機控制工作，在發(fā)送 16位數(shù)據(jù)字包含兩部分： 控制位（ D15D12）和 DAC 新值（ D11D0） ，控制位是可編程設置輸出的， D15和 D12是不關心的位， D14（ SPD）： 速度控制位 1→快速方式 ， 0→慢速方式 ； D13（ PWR） ：功率控制位 1→掉電方式 ， 0→正常工作 ，本系統(tǒng)設置為快速方式、正常工作。 ST 0ST 1ST 2ST 3CS = 39。 1 39。 FS = 39。 1 39。OE = 39。 0 39。CS = 39。 0 39。 FS = 39。 1 39。OE = 39。 0 39。CS = 39。 0 39。 FS = 39。 0 39。OE = 39。 1 39。CS = 39。 0 39。 FS = 39。 1 39。OE = 39。 0 39。Count != 1111 2 [ ]0 1000CODEREF VX湖南工業(yè)大學本科畢業(yè)設計（論文） 22 顯示控制模塊 DISPLAY 的設計 顯示控制模塊 DISPLAY 是采用數(shù)據(jù)動態(tài)掃描顯示，將 A/D 采集到的數(shù)值（ 4位）和通過幅值調(diào)整模塊 FZTZ 調(diào)整后數(shù)值（ 4位）通過 8位 LED 數(shù)碼管一起顯示出來?？紤]到 A/D 轉換芯片 MCP3202是一個 12位高精度 A/D 轉換芯片，采集轉換速度可達 以上，根據(jù) LED 數(shù)碼管的顯示特性，為了使被采集到的數(shù)據(jù)能 穩(wěn)定顯示出來，必須設計一個鎖存器來完成。 幅值調(diào)整模塊 FZTZ 的設計 幅值調(diào)整模塊 FZTZ 是依據(jù)數(shù)據(jù)采集系統(tǒng)設計要求對 DAZHKZ 模塊采集到 16位 BCD碼的數(shù)據(jù)進行調(diào)整后輸出，其實質(zhì)就是做一個減法器的設計，考慮到采集電壓范圍不寬， 本系統(tǒng) 調(diào)整精度做到了 。 系統(tǒng)總體組裝 VHDL 源程序 根據(jù) VHDL 工程設計流程對各個單元模塊創(chuàng)建符號，最后 進行系統(tǒng)總體組裝 數(shù)據(jù)采集系統(tǒng) 模塊頂層設計圖 見 附錄 1。 湖南工業(yè)大學本科畢業(yè)設計（論文） 23 第 4 章 系統(tǒng)仿真 測試 A/D 轉換控制模塊 ADZHKZ 的仿真 ADZHKZ 的 VHDL 源程序 圖 ADZHKZ頂層模塊圖 ADZHKZ 的 VHDL 源程序 見附錄 2。 ADZHKZ 的仿真圖 利用 Quartus Ⅱ進行功能仿真，其中輸入信號 ADout 是 A/D采集的串行數(shù)據(jù)， clk為時鐘信號， AD_Din 和 AD_CS 為 A/D 器件的控制信號， BCDout 是采集的 12 位串行數(shù)據(jù) 轉化后的 BCD 碼，結合源程序其功能仿真圖如圖 。 圖 42 ADZHKZ功能仿真圖 D/A 轉換控制模塊 DAZHKZ 的仿真 DAZHKZ 的 VHDL 源程序 湖南工業(yè)大學本科畢業(yè)設計（論文） 24 圖 DAZHKZ頂層模塊圖 DAZHKZ 的 VHDL 源程序 見附錄 2。 DAZHKZ 的仿真圖 利用 Quartus Ⅱ進行功能仿真，其中輸入信號 clk 為時鐘信號， data 是 D/A 輸入的 BCD 碼數(shù)據(jù)， DA_FS 和 DA_CS 為 D/A器件的控制信號， DA_Din 是 D/A器件的串行數(shù)據(jù)輸入 ，結合源程序其功能仿真圖如圖 。 圖 DAZHKZ功能仿真圖 顯示控制模塊 DISPLAY 的仿真 DISPLAY 的 VHDL 源程 序 圖 DISPLAY頂層模塊圖 DISPLAY 的 VHDL 源程序 見附錄 2。 DISPLAY 的仿真圖 利用 Quartus Ⅱ進行功能仿真，其中輸入信號 clk 為時鐘信號， Dina 和 Dinb 分別是當前采集到的數(shù)據(jù)和按鍵調(diào)整后的數(shù)據(jù)， Dout 和 En 分別是數(shù)碼管段控和位控的湖南工業(yè)大學本科畢業(yè)設計（論文） 25 輸出，結合源程序其功能仿真圖如圖 。 圖 DISPLAY功能仿真圖 幅值調(diào)整控制模塊 FZTZ 的仿真 FZTZ 的 VHDL 源程序 圖 FZTZ頂層模塊圖 FZTZ 的 VHDL 源程序 見附錄 2。 FZTZ 的仿真圖 利用 Quartus Ⅱ進行功能仿真，其中輸入信號 clk 為時鐘信號， DABC 為 A/D 采集到的 BCD 碼數(shù)據(jù)， DTA 和 DTB分別為調(diào)整鍵值輸入， QABC 為 BCD 碼數(shù)據(jù)調(diào)整后輸出，結合源程序其功能仿真圖如圖 。 圖 FZTZ功能仿真圖 分頻控制模塊 FENPIN 的仿真 FENPIN 的 VHDL 源程序 湖南工業(yè)大學本科畢業(yè)設計（論文） 26 圖 49 FENPIN頂層模塊圖 FENPIN 的 VHDL 源程序 見附錄 2。 FENPIN 的仿真圖 利用 Quartus Ⅱ進行功能仿真，其中輸入信號 clk 為時鐘信號， DISP_clk 和AD_clk 分別為顯示時鐘信號和 A/D、 D/A 器件控制時鐘信號，結合源程序其功能仿真圖如圖 。 圖 FENPIN功能仿真圖 系統(tǒng)整體 仿真 圖 系統(tǒng)整體模塊頂層設計圖見附錄 1，其功能仿真圖如圖 。 圖 系統(tǒng)整體功能仿真圖 湖南工業(yè)大學本科畢業(yè)設計（論文） 27 第 5 章 系統(tǒng)硬件測試 編程下載 （ 1）下載設置：如果第一次使用下載線下載配置文件到 FPGA，則需要在QuartusII 軟件設置下載線的型號等信息。先將 ByteBlasterII 下載線的一頭接到 PC 的并口，執(zhí)行菜單 ToolsProgrammer。 打開下載界面，可看到 No Hardware，表示還沒有設置下載線，如 圖 ： 圖 Hardware Setup界面 點擊 “ Add Hardware”，彈出“ Add Hardware”對話筐 ： 在 Hardware type 下拉列表選擇“ ByteBlasterMV or ByteBlasterII”，點 OK 返回 “ Hardware Setup”對話框，從“ Currently selected hardware”下拉列表選擇 ByteBlasterII[LPT1]，點擊 Close 返回下載界面，可看到下載線已經(jīng)被添加。 （ 2）將 ByteBlaster II 下載線一頭與 PC 連接，另一頭插到 JTAG 口或 EPCS1 的下載口。 （ 3） FPGA 核心板接上 5V 電源。 （ 4）如果只是驗證設計是否成功，可通過 JTAG 口把芯片的配置信息下載到 FPGA芯 片內(nèi)，掉電后配置信息丟失。此時， 下載界面的“ Mode”下拉列表應選擇“ JTAG”，并選擇工程中 .sof 后綴的文件進行下載。 (注意記得在“ Program/Configure”那個方框那里打上“√”，其它“ Verify”、“ Blank Check”等可根據(jù)需要選擇 ） （ 5）如果要下載到非易失 Flash 配置芯片（掉電后配置信息不丟失）里去，則湖南工業(yè)大學本科畢業(yè)設計（論文） 28 將 ByteBlasterII 插到 EPCS1 芯片的下載 口。并在下載界面的 “ Mode”下拉列表應選擇 “ Active Serial Programming”，并選擇工程中 .pof 后綴的文件進行下載。一般情況下使用 JTAG 下載即可，等整個設計都完成了不需要再修改后才把最后的 POF 下載到 EPCS1 芯片中 [1]。 系統(tǒng) 硬件測試 通過 JTAG 口把程序下載進 FPGA 進行 調(diào)試 ，當 CH0 輸入電壓為 0V 時， LED 數(shù)碼管全部為 0顯示，通過一個電位器來改變輸入電壓值使其漸漸增加，可發(fā)現(xiàn) LED 數(shù)碼管顯示數(shù)值也隨之增加，通過利用萬用表來測試輸入實際電壓值和 LED 數(shù) 碼管顯示的數(shù)值發(fā)現(xiàn)誤差在 之內(nèi)，滿足系統(tǒng)設計要求，同時調(diào)整按鍵來改變輸出電壓值，利用萬用表測量 DA 輸出的電壓值，兩者的誤差也在 之內(nèi)，滿足系統(tǒng)設計要求。在 CH0 輸入端接入信號發(fā)生器產(chǎn)生的標稱值正弦波 0HZ，逐漸調(diào)節(jié)其頻率直至 10KHZ，同時利用示波器在 D/A 輸出端觀測其輸出波形是否失真，若無則滿足系統(tǒng)設計要求。 下表 為系統(tǒng)硬件測試數(shù)據(jù)記錄： 表 系統(tǒng)硬件測試數(shù)據(jù)記錄 電壓測量 測試儀器 萬用表、示波器、信號發(fā)生器 測量頻率 f=1kHz 序號 實測電壓值（ V） 系統(tǒng)測試 電 壓值（ V） 序號 實測電壓值（ V） 系統(tǒng)測試 電壓值（ V） 1 8 2 9 3 10 4 11 5 12 6 13 7 14 頻率失真情況測量 測試儀器 萬用 表、示波器、信號發(fā)生器 電壓幅值 U=3V 頻率 波形失真 頻率 波形失真 頻率 波形失真 500Hz 無 4kHz 無 無 1kHz 無 無 8kHz 無 無 5kHz 無 無 2kHz 無 無 9kHz 無 湖南工業(yè)大學本科畢業(yè)設計（論文） 29 無 6kHz 無 無 3kHz 無 無 10kHz 無 無 7kHz 無 11kHz 無 數(shù)據(jù)分析 從表 中我們可以看出 實測電壓值與系統(tǒng)測 試電壓值相比較，誤差均在 內(nèi)， 滿足系統(tǒng)設計要求。 頻率失真情況測量在 010kHz 頻率范圍內(nèi)，從示波器上觀察輸出波形有若干干擾高頻 尖峰脈沖 ，加上濾波電路后波形得到較大改善， 輸出波形無明顯失真 。 分析整個系統(tǒng)，誤差來源包括 測量誤差和系統(tǒng)誤差， 這兩個誤差都是不能避免，只能盡量予以 減小 ，在數(shù)據(jù)測量上采用多次測量取平均值 ， 減小系統(tǒng)誤差則通過多次優(yōu)化 VHDL 程序，避免數(shù)據(jù)位的丟失影響輸出波形數(shù)據(jù)。 湖南工業(yè)大學本科畢業(yè)設計（論文） 30 結 論 本文完成 了基于 FPGA 數(shù)據(jù)采集系統(tǒng)的設計 與實現(xiàn) ， 本系統(tǒng)所采用的核心部件是ALTERA 公司 高性價比 的 CYCLONE II 的 EP2C5T144C8 型號的 FPGA， AD 轉換芯片采用Microchip 公司的 MCP3202 和 DA 轉換芯片 TLV5616，都具有高精度（ 12 位）、高速率串行傳輸和低功耗等優(yōu)點， 整個 系統(tǒng)具有采集精度高、硬件電路結構簡單、體積小等優(yōu)點。 利用 EDA 工具和 VHDL 語言對 FPGA 進行設計、仿真和驗證， 便于 整個系統(tǒng) 設計的修改和優(yōu)化， 同時 大大縮短了產(chǎn)品的開發(fā)設計周期。由 于 FPGA 具有在線編程的特點可以依據(jù)現(xiàn)場的具體情況，對 FPGA 的內(nèi)部邏輯配置進行修改，進一步增加了系統(tǒng)應用的靈活 性 和可塑性 ，經(jīng) 系統(tǒng)硬件 測試該設計達到了滿意的效果，是一種比較理想的 數(shù)據(jù)采集系統(tǒng)設計方案 ，且易于實現(xiàn)。 通過本次畢業(yè)設計實踐，使我加深了對 FPGA 的理解， 熟悉了 FPGA 的開發(fā)設計流程，同時進一步加深了 VHDL 語言的理解與運用。 湖南工業(yè)大學本科畢業(yè)設計（論文） 31 參考文獻 [1] 譚會生 ， 張昌凡 ， EDA 技術與應用 ［Ｍ］． 西安 ： 西安電子科技大學出版社 ， 2020: 29. [2] 潘松 ， 王國棟 ． VHDL 實用教程 ［Ｍ］． 成都 ： 電子科技大學出版社 ， 2020:1030. [3] 王小軍 ． VHDL 簡明教程 ［Ｍ］． 北京 ： 清華 大學出版社 ， 1997:520. [4] 朱明程 ， 孫普澤 ． 可編程邏輯系統(tǒng)的 VHDL 設計技術 ［Ｍ］． 南京 ： 東南大學出版社 ， 1998:120126. [5] Ronald Collett， 徐景方 ， 陸祥瑞 ． 中國學術期刊網(wǎng)絡出版總庫 [EB/OL]. ame=CJFD1986， 2020527. [6] 2020527. [7] 譚會生 ， 瞿遂春 ． EDA 技術綜合應用實例與分析 ［Ｍ］． 西安 ： 西安電子科技大學， 2020:129146. [8] 徐光軍 ， 徐光輝 ． CPLD/FPGA 的開發(fā)與應用 ［Ｍ］． 北京 ： 電子工業(yè)出版社 ， 2020. [9] 邊計年 ， 薛宏熙 ． 用 VHDL 設計電子線路 ［Ｍ］． 北京 :清華大學出版社 ， 2020. [10] Wayne Wolf． 基于 FPGA 的系統(tǒng)設計 ［Ｍ］． 機械工業(yè)出版， 2020:47. [11] 張偉 ， 韓一明 ， 吳新玲 ． 基于 FPGA 的高速數(shù)據(jù)采集系統(tǒng)的設計 ［Ｊ］． 電力情報 ； 202003. [12] 唐穎 ， 阮文海 ． 高速數(shù)據(jù)采集系統(tǒng)控制電路的設計 ［Ｊ］． 現(xiàn)代電子技術 ， 202019. [13] 王衛(wèi)江 ， 陶然 ． 高速 ADC的性能測試 ［Ｊ］． 電子技術應用 ， 202002. [14] 成桂梅 ， 吳雁林 ， 蘇蕾 ， 梁華 ． 基于 FPGA 的數(shù)據(jù)接口電路設計 ［Ｊ］． 航天返回與遙感 ， 202004： 3540. 湖南工業(yè)大學本科畢業(yè)設計（論文） 32 致 謝 本文是在 石偉 老師的親切 關懷和悉心指導下完成的，在此首先對我尊敬 的石 老師表示我最誠摯的謝意！在本系統(tǒng)設計過程中，石老師盡自己最大努力提供了良好硬件平臺使本系統(tǒng)設計能圓滿完成，在系統(tǒng)調(diào)試階段出現(xiàn)了很多問題，石老師都熱情的予以指導，提供很多寶貴建議， 這必定使我以后的學習和生活中會受益無窮。 石老師一絲不茍的工作作風、兢兢業(yè)業(yè)的科研精神和平易近人的 風范都 將 使我永生難忘 ，再次表示感謝。 同時，感謝我的同學黃錦培 和陳斌，他們在我設計的過程中給了我很多富有實踐性 的建議，使我的思路豁然開朗， 少了許多彎路， 在此深表謝意。 學生簽名： 日 期： 湖南工業(yè)大學本科畢業(yè)設計（論文） 33 附錄 1 數(shù)據(jù)采集系統(tǒng)模塊頂層設計圖 湖南工業(yè)大學本科畢業(yè)設計（論文） 34 附錄 2 系統(tǒng) 部分 VHDL 源程序 ADZHKZ 的 VHDL 源程序： 設計者： 吳年興 創(chuàng)建日期： 2020 年 05 月 14 日 文件名： 工程名： 目標器件： EP2C5T144C8 設計工具： 功能描述： AD 轉換控制程序， MCP3202 是一個 12位可編程 AD 串行轉換芯片，本 程序利用 狀態(tài)機來實現(xiàn)對 MCP3202 的控制，采集到 12 位串行數(shù)據(jù)轉 換為并行 12 位 數(shù)據(jù)， 并對采集到的數(shù)據(jù)進行十進制調(diào)整為 16位 BCD 碼輸出（四位數(shù)值顯示）； library ieee。 use 。 use 。 entity ADZHKZ is port( ADout :in std_logic。 接收已轉換的數(shù)據(jù)（由 AD 芯片輸出） clk :in std_logic。 時鐘信號引腳 AD_CS :out std_logic。 AD 芯片片選信號 AD_Din :out std_logic。 AD 芯片命令控制字 BCDout :out std_logic_vector(15 downto 0))。 16 位 BCD 碼輸出 end ent