【導(dǎo)讀】隨著現(xiàn)代微電子技術(shù)的快速發(fā)展，F(xiàn)PGA技術(shù)微電子技術(shù)的一個發(fā)展方向。集卡是32位數(shù)據(jù)寬度工作頻率達33MHz。同時，本采集卡的數(shù)據(jù)傳輸符合Avalon. 得到充分的發(fā)揮。另外，Avalon總線是片內(nèi)總線的獨特優(yōu)勢，開發(fā)出的數(shù)據(jù)采集卡，可以大幅度提高其時實性、準確性等。在國防建設(shè)、工業(yè)生產(chǎn)中產(chǎn)生較大的社會效益。和經(jīng)濟效益，應(yīng)用前景十分廣闊。因此，研究基于FPGA的數(shù)據(jù)采集卡是十分必要的。方便地進行升級和移植。數(shù)據(jù)采集技術(shù)主要指從傳感器輸出的微弱電信號，經(jīng)信號調(diào)理、模數(shù)轉(zhuǎn)換到存。儲、記錄這一過程所涉及的技術(shù)。數(shù)據(jù)采集系統(tǒng)的核心是中心控制邏輯單元，它對整個系。統(tǒng)進行控制和數(shù)據(jù)處理。發(fā)，計算機通信顯得尤為重要。串行通信雖然使設(shè)備之間的連線大為減少，降低了設(shè)。能夠完成上述“串<-->并”轉(zhuǎn)換功能的電路，通常稱。UART允許在串行鏈路上進行全雙工的通信。PLD是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項。首先確定系統(tǒng)功能，并對關(guān)鍵部分予以仿真。根據(jù)系統(tǒng)設(shè)計需要，對系

　　

【正文】 311Mbps 的 LVDS 信號 Nios II 系列嵌入式處理器 主系統(tǒng)電路設(shè)計 晶振電路 使用有源晶振提供 Clock 時鐘源，默認配置頻率為 40M，輸出時鐘默認到 FPGA的 P28 管腳。另一路默認不做安裝，根據(jù)自己需要選用 40M 頻率的有源晶振 作為UART 的波特率發(fā)生器的輸入時鐘， 在電路中加入了 0 歐姆的低阻值電阻， 0 歐 電阻 相當于很窄的電流通路，能夠有效地限制環(huán)路電流，使噪聲得到抑制。 輸出時鐘默認供給 FPGA 的 P29 管腳 南昌航空大學(xué)學(xué)士學(xué)位論文 28 圖 631有源晶振 Reset 電路 采用專用的復(fù)位芯片 STC811 保證上電復(fù)位并提供穩(wěn)定的復(fù)位脈沖，支持手動復(fù)位，輸出連接到 FPGA 的 P67 腳，平時是高電平，按下按鈕后變?yōu)榈碗娖健? 圖 6232復(fù)位電路 圖 632復(fù)位電路 電源 Cyclone 系列芯片采用 、 兩種電源供電。采用 、 、南昌航空大學(xué)學(xué)士學(xué)位論文 29 分別將 5V 輸入電壓轉(zhuǎn)化為 、 電壓供給系統(tǒng)。 作為 IO電壓 VCCO,電壓作為 Cyclone 的內(nèi)核電壓。使用電源一定要注意使用內(nèi)正外負的 +5V 電源。 圖 633 電源電路 FPGA 器件配置分為三大類：主動配置方式、被動配置方式 和 JTAG 配置方式。 本次設(shè)計使用到的下載端口是 JATG。 JTAG 也是一種國際標準測試協(xié)議（ IEEE ），主要用于芯片內(nèi)部測試?，F(xiàn)在多數(shù)的高級器件都支持 JTAG協(xié)議 ,如 DSP、FPGA 器件等。標準的 JTAG 接口是 4 線： TMS、 TCK、 TDI、 TDO,分別為模式選擇、時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。 相關(guān) JTAG 引腳的定義為： TCK 為測試時鐘輸入； TDI為測試數(shù)據(jù)輸入，數(shù)據(jù)通過 TDI 引腳輸入 JTAG 接口； TDO 為測試數(shù)據(jù)輸出，數(shù)據(jù)通過 TDO 引腳從 JTAG 接口輸出； TMS 為測試模式選擇， TMS 用來設(shè)置 JTAG 接口處于某種特定的測試模式； TRST 為測試復(fù)位，輸入引腳，低電平有效。 下載端口電路 如圖所示。 南昌航空大學(xué)學(xué)士學(xué)位論文 30 圖 634 下載接口電路 顯示電路 數(shù)碼管屬于 LED 發(fā)光器件的一種，分為 8 段： A、 B、 C、 D、 E、 F、 G、 DP,其中DP是小數(shù)點位，還包括一個公共端 COM 端。從電氣上， 8 段數(shù)碼管又分為共陰和共陽兩種。共陰指數(shù)碼管的公共端接負極，而各段接正極：共陽正好相反。如果有多個數(shù)碼管，它們的各段輸入一般都分別連接在一起，公共端分開。本次設(shè)計的 UART 控制器，采用的是 8個共 陽 數(shù)碼管，用來顯示驗證串行發(fā)送的結(jié)果。 數(shù)碼管顯示方法分為靜態(tài)顯示和動態(tài)顯示兩種。靜態(tài)顯示就是每一個數(shù)碼管的 8段輸入各自分開，其 COM 口電平一直有效。它的優(yōu)點是控制方便，顯示穩(wěn) 定，但要占用較多的 I/0口。動態(tài)顯示的原理是，各個數(shù)碼管的段輸入相應(yīng)位接在一起，共同占用 8 位數(shù)據(jù)線；公共端分開。本次設(shè)計使用的是動態(tài)顯示。 數(shù)碼管顯示電路如圖 65所示 。 南昌航空大學(xué)學(xué)士學(xué)位論文 31 圖 635 共 陽 數(shù)碼管顯示電路 自由按鍵電路 自由按鍵作為脈沖輸入部分，提供低電平脈沖 。本次實驗用了其中的一個按鍵顯示 圖 636 自由按鍵電路 南昌航空大學(xué)學(xué)士學(xué)位論文 32 RS232 電氣特性 EIARS232C 對電器特性、邏輯電平和各 種信號線功能都作了規(guī)定。 在 TxD 和 RxD上：邏輯 1(MARK)=3V～ 15V 邏輯 0(SPACE)=+3～＋ 15V 在 RTS、 CTS、 DSR、 DTR 和 DCD 等控制線上： 信號有效（接通， ON 狀態(tài)，正電壓）＝ +3V～ +15V 信號無效（斷開， OFF 狀態(tài)，負電壓 )=3V～ 15V 以上規(guī)定說明了 RS323C 標準對邏輯電平的定義。對于數(shù)據(jù)（信息碼）：邏輯 “1”（傳號）的電平低于 3V，邏輯 “0” （空號）的電平 高于 +3V；對于控制信號；接通狀態(tài)（ ON）即信號有效的電平高于 +3V，斷開狀態(tài) (OFF)即信號無效的電平低于 3V，也就是當傳輸電平的絕對值大于 3V 時，電路可以有效地檢查出來，介于 3～ +3V 之間的電壓無意義，低于 15V 或高于 +15V 的電壓也認為無意義，因此，實際工作時，應(yīng)保證電平在 177。(3 ～ 15)V 之間。 電平轉(zhuǎn)換電路 COM 口是 PC（個人計算機）上，異步串行通信口的簡寫。由于歷史原因， IBM 的PC 外部接口配置為 RS232，成為實際上的 PC 界默認標準。所以，現(xiàn)在 PC 機的 COM口均為 RS232。 RS232C 是美國電子工業(yè)協(xié)會 EIA（ Electronic Industry Association）制定的一種串行物理接口標準。 RS 是英文 “ 推薦標準 ” 的縮寫， 232 為標識號， C表示修改次數(shù)。 RS232C 總線標準設(shè)有 25 條信號線，包括一個主通道和一個輔助通道。 在多數(shù)情況下主要使用主通道， 常用的是一個 9 針的 D型插頭座， 對于一般雙工通信，僅需幾條信號線就可實現(xiàn)，如一條發(fā)送線、一條接收線及一條地線 ，其余的振鈴顯示、發(fā)送請求、清除發(fā)送、準備就緒及數(shù)據(jù)載波檢測等線等可以做懸空處理 。 RS232C標準規(guī)定的數(shù)據(jù)傳輸速率為每秒 50、 7 100、 150、 300、 600、 1200、 2400、 4800、9600、 19200 波特 率 。 EIARS232C 與 TTL 轉(zhuǎn)換： EIARS232C 是用正負電壓來表示邏輯狀態(tài)，與 TTL以高低電平表示邏輯狀態(tài)的規(guī)定不同。因此，為了能夠同計算機接口或終端的 TTL器件連接，必須在 EIARS232C 與 TTL 電路之間進行電平和邏輯關(guān)系的變換。實現(xiàn)這種變換的方法可用分立元件，也可用集成電路芯片。目前較為廣泛地使用集成電路轉(zhuǎn)換器件，如 MC148 SN75150 芯片可完成 TTL 電平到 EIA 電平的轉(zhuǎn)換，而 MC148南昌航空大學(xué)學(xué)士學(xué)位論文 33 SN75154 可實現(xiàn) EIA 電平到 TTL 電平 的轉(zhuǎn)換。 MAX232 芯片可完成 TTL←→EIA 雙向電平轉(zhuǎn)換。 MAX232 電平轉(zhuǎn)換典型電路圖如圖 639A所示 。 圖 639A MAX232應(yīng)用典型電路圖 RS232 標準規(guī)定邏輯 1 的電平為 15 到 3V，邏輯 0 的電平為 +3 到 +15V。 CMOS電路的電平范圍一般是從 0V 到電源電壓， FPGA 的 I/O 口輸入輸出的電壓通常為 0到，為了與 FPGA 供電電壓保持一直，需加電平轉(zhuǎn)換電路，需用 MAX232 電平轉(zhuǎn)換芯片。連線采用最簡單的 3線制連接模式，即只需要兩根信號線和一根地線來完成數(shù)據(jù)收發(fā)。而 FPGA 只 需要選擇兩個普通的 I/O引腳分別與接口芯片 MAX232 對應(yīng)的 T2OUT、R21N 相連即可完成將串口電平轉(zhuǎn)換為設(shè)備電路板的工作電平，即實現(xiàn) RS232 電平和TTL/CMOS 電平的轉(zhuǎn)換。一個 MAX232 芯片可以支持兩個串口的電平變換，此次選擇一組接口。 RS232 接口電路原理圖如圖 639B所示 。 南昌航空大學(xué)學(xué)士學(xué)位論文 34 圖 639B RS232接口電路 ADC0809 采樣電路 本設(shè)計采用 FPGA 芯片 EP1C6Q240C8N 來對 ADC0809 進行采樣控制，并對數(shù)據(jù)進行處理，可將數(shù)據(jù) 上傳到電腦并保存 。 南昌航空大學(xué)學(xué)士學(xué)位論文 35 圖 6310 ADC0809 采樣電路 ADC0809 與 FPGA 的硬件連接 實驗主板上面安排了兩組外擴接口 JE1 和 JE2，用戶可以利用此接口結(jié)合底板功能外擴符合自己需要的功能模塊。 JE1 的管腳分部圖如圖 6311 圖 6311JE1 的管腳分部圖 本次設(shè)計我使用了 JE1中的撥碼開關(guān) Dial和發(fā)光二極管 LD 做為外擴的 ADC0809的接口。 ADC0809 和 FPGA 的鏈接的管腳對應(yīng)表如下： 南昌航空大學(xué)學(xué)士學(xué)位論文 36 表 6311A管腳鏈接對應(yīng)表 ADC0809 D1 D2 D3 D4 D5 D6 D7 D8 FPGA P233 P235 P237 P239 P234 P236 P238 P240 JE1 Dial0 Dial2 Dial4 Dial6 Dial1 Dial3 Dial5 Dial7 ADC0809 ADD_A ADD_B ADD_C START EOC ENABLE CLOCK ALE FPGA P82 P85 P87 P76 P75 P74 P99 P98 JE1 LD8 LD5 LD3 LD10 LD11 LD12 LD1 LD2 參照 JE1 的管腳分部圖和管腳鏈接對應(yīng)表 ，可將外擴的 ADC0809 和主系統(tǒng)板連接起來組成一個完整的數(shù)據(jù)采集卡系統(tǒng)。 南昌航空大學(xué)學(xué)士學(xué)位論文 37 第七章 整機調(diào)試 硬件調(diào)試 UART 板卡由電平轉(zhuǎn)換模塊、芯片配置端口模塊、主系統(tǒng)板、在板子制作完畢后，用萬用表檢驗電路板各線路是否通路，以免造成斷路，注意 PCB 板上各盡量避免虛焊，因為虛焊雖用萬用表檢測時為通路但在實際啟動系統(tǒng)會造成無法顯示、顯示不穩(wěn)定等諸多問題。 檢查電路完成之后，接入電源中。由于 CPLD 電路結(jié)構(gòu)簡單因此檢測很簡單。接入電源之后，對開發(fā)板卡進行模擬實例程序下載，下載成功，證明主系統(tǒng)工作正常。 軟件調(diào)試 軟件設(shè)計輸入 在各模塊設(shè)計完成之后，將主要的三個模塊 UART 波特率發(fā)生模塊、 UART 發(fā)送模塊和 UART 接收模塊組成。首先將 采集卡各模塊 輸入到 Quartus II 中。下一步進行編譯綜合。 編譯綜合 經(jīng)過編譯綜合之后，有一些信息需要注意。在每次編譯完成之后，軟件都會自動產(chǎn)生編譯報告。在 Quartus II 主界面選擇“ Processing”下拉菜單，選擇“ Compilation Report” ,打開之后在“ Analysis amp。 Synthesis”文件夾中，找到“ Analysi amp。 Synthesis Messages” ,單擊該條目即可得到編譯信息。在該信息中，由于設(shè)計者設(shè)計輸入的變化，將會有不同的信息與警告。在本設(shè)計中，警告有一下一些： Warning (10492): VHDL Process Statement warning at (313): signal rxd_buf is read inside the Process Statement but isn39。t in the Process Statement39。s sensitivity list Warning: Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family Warning: Found pins functioning as undefined clocks and/or memory enables Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks node(s) analyzed as buffer(s) resulting in clock skew Warning: Circuit may not operate. Detected 9 nonoperational path(s) clocked by clock clk with clock skew larger than data delay. See Compilation Report for details. 南昌航空大學(xué)學(xué)士學(xué)位論文 38 編程下載 編程下載