【文章內(nèi)容簡介】 CD進行了顯示控制。顯示控制模塊主要是負責在LCD上顯示出多行字符時進行換行等操作，用戶指定數(shù)據(jù)能夠在屏幕的指定顯示的位置時設(shè)置該位置所對應(yīng)的RAM值，還有對LCD顯示區(qū)域相對應(yīng)的RAM進行寫入的操作。其中的數(shù)據(jù)分別來自中英文字符模塊，時鐘模塊和環(huán)境溫度模塊。對于此模塊的設(shè)計中，主體結(jié)構(gòu)是用狀態(tài)機來實現(xiàn)的。 LCD工作方式對12864的具體結(jié)構(gòu)有了比較深入的了解，12864分左右兩屏，像素點為128*64個像素點，行有128個像素點，列有64個像素點，行又設(shè)置為8頁，在12864默認狀態(tài)下中文字體都是16*16的大小，每個頁包含8個像素行，所以要顯示一個中文就需要2頁；初始行的設(shè)定可以使得你要顯示的字出現(xiàn)在任意你想要的位置。對液晶顯示器的編程就是向DDRAM中寫數(shù)據(jù)。在寫DDRAM之前，需要先清除RAM，且左屏和右屏要分別進行清除。方法就是向RAM的所有單元寫入0值。12864寫驅(qū)動程序的時候需要寫七個指令分別是：“檢忙”，“寫指令”，“寫數(shù)據(jù)”，“寫顯示開關(guān)”，“寫頁”，“寫列”，“寫初始行”。NYNYYN將起始頁地址存入BL頁地址加1設(shè)置列地址顯示RAM設(shè)置頁地址LCD工作忙已顯示64列頁地址已設(shè)置8次結(jié)束開始系統(tǒng)初始化 清左屏RAM 清右屏RAM寫入LCD左屏數(shù)據(jù)寫入LCD右屏數(shù)據(jù)左右展開顯示 向LCD寫顯示數(shù)據(jù)的流程圖 液晶顯示器的編程流程，首先將起始頁地址存入BL中去，然后進行頁地址列地址的設(shè)置。設(shè)置后開始判斷LCD的工作狀態(tài)，如果處于空閑狀態(tài)，繼續(xù)往下執(zhí)行顯示數(shù)據(jù)，如果LCD處于忙碌狀態(tài)的話，返回列地址的設(shè)置。繼而，判斷LXD是否顯示64列，如果已經(jīng)顯示了64列，頁地址就進行加1，如果不是，回到列地址的設(shè)置。進而判斷頁地址是否設(shè)置了8次，如果顯示了8次，就結(jié)束，如果不是返回頁地址的設(shè)置。詳細步驟如下：（1）將起始頁存入BL中（2）設(shè)置頁地址（3）設(shè)置列地址（4）判斷LCD工作的狀態(tài)，如果忙跳回上一步，如果不忙，往下執(zhí)行（5）顯示RAM（6）判斷是否已經(jīng)顯示64列，如果沒有顯示64列，則跳回第三步。如果顯示，繼續(xù)往下執(zhí)行（7）頁地址加1（8）判斷頁地址是否已經(jīng)設(shè)置8次，如果沒有設(shè)置夠8次，則跳回第二步。如果已經(jīng)設(shè)置了8次，繼續(xù)往下執(zhí)行（9）結(jié)束，開始進行系統(tǒng)初始化，接下來是清LCD左屏RAM，清完左屏然后繼續(xù)清右屏。請屏之后進行數(shù)據(jù)的寫入，首先對左屏寫入數(shù)據(jù)，然后對右屏也寫入數(shù)據(jù)，最后左右展開顯示。然后回到清右屏步驟。詳細步驟如下：（1）開始（2）進行系統(tǒng)初始化（3）清左屏RAM（4）清右屏RAM（5）寫入LCD左屏數(shù)據(jù)（6）寫入LCD右屏數(shù)據(jù)（7）左右展開顯示5 系統(tǒng)的仿真圖51 Verilog仿真波形圖，能通過Verilog HDL程序，在QUARTUSII ，并在EDA試驗箱上進行下載顯示，驗證程序的正確性。年月日模塊仿真圖52 年月日模塊仿真圖該仿真圖顯示的是09年5月份的，由圖可以看出5月份有31天，當月份進入到下一個月的時候，日期day則變成1號，仿真結(jié)果無誤。時分秒模塊仿真圖53 時分秒模塊仿真圖上圖顯示的是時分秒模塊運行的仿真結(jié)果圖，秒針每到60個計時數(shù)分鐘才走動一次，秒針的走動需要由分頻模塊輸出的1HZ的脈沖來帶動，秒帶分走，分帶時走。秒計數(shù)最大到59時分鐘計數(shù)加1，分也是到59時時鐘計數(shù)加1。字符顯示的數(shù)據(jù)選擇：清除顯示（對應(yīng)狀態(tài)機狀態(tài)為CLEAR）對應(yīng)的數(shù)據(jù)接口的數(shù)據(jù)（DB7~DB0）為00000001，RS,RW為0；地址歸位（對應(yīng)狀態(tài)機狀態(tài)為RETURNCURSOR）對應(yīng)(DB7~DB0)的數(shù)據(jù)為00000010，RS,RW為0；點設(shè)定（對應(yīng)狀態(tài)機狀態(tài)為SETMODE）選擇整體畫面不移位，DDRAM地址+1，因此對應(yīng)DB7~DB0數(shù)據(jù)為00000110，RS,RW為0；顯示狀態(tài)開（對應(yīng)狀態(tài)機狀態(tài)為SWITHMODE），光標顯示關(guān)，字符不反白，因此對應(yīng)DB7~DB0數(shù)據(jù)為00001100，RS,RW為0；游標和顯示控制（對應(yīng)狀態(tài)機狀態(tài)為SHIFT）選擇AC=AC+1，因此對應(yīng)DB7~DB0數(shù)據(jù)為00010100，RS,RW為0；功能設(shè)定（對應(yīng)狀態(tài)機狀態(tài)為SETFUNCTION）選擇8為數(shù)據(jù)線接口，以及基本指令集動作，因此對應(yīng)DB7~DB0數(shù)據(jù)為00110000，RS,RW為0；DDRAM（對應(yīng)狀態(tài)機狀態(tài)為SETDDRAM）地址的設(shè)定則根據(jù)需要設(shè)定，對應(yīng)DB7~DB0數(shù)據(jù)為10000000~10011111之間，RS為1，RW為0；另外，根據(jù)模塊引腳說明，F(xiàn)PGA還需要同時控制其他幾個引腳。其中，為了選擇并行的數(shù)據(jù)發(fā)送模式，PSB引腳應(yīng)為H。RET引腳則由FPGA控制在經(jīng)過一段時間的L復位后跳為H。6 系統(tǒng)開發(fā)所需資源以及所用語言的簡述 FPGA的發(fā)展歷程 FPGA作為這個時代一種可重復編程邏輯器件，現(xiàn)場可編程門陣列的研究發(fā)現(xiàn)是可編程邏輯器件發(fā)展變化的必然產(chǎn)物，它的出現(xiàn)在一定的程度上推動著可編程邏輯器件更進一步的發(fā)展。所以說，了解了可編程邏輯器件的的發(fā)展歷程這一些知識，同時也就了解了FPGA的相關(guān)發(fā)展歷程。20世紀70年代發(fā)展起來的一種新型器件受到了很多設(shè)計者的青睞，它就是可編程邏輯器件(FPGA)。它的一些應(yīng)用不僅能簡化了電路的設(shè)計，降低了所需的成本還能提高了系統(tǒng)的可靠性，因此給數(shù)字系統(tǒng)的設(shè)計方式帶來了翻天覆地的變化。以微電子創(chuàng)作技術(shù)的不斷進步和更新為基礎(chǔ)是可編程邏輯器件發(fā)展的動力，它的結(jié)構(gòu)以及工藝的變化經(jīng)歷了一個不斷發(fā)展不斷變革不斷創(chuàng)新的過程。在20世紀70年代期間，早期的可編程邏輯器件只有3種器件，分別為可編程只讀存儲器、紫外線可擦除制度儲存器和電可擦除只讀儲存器[15]。目前，F(xiàn)PGA器件已經(jīng)成為當前社會主流的可編輯邏輯器件之一。經(jīng)過將近20年來的發(fā)展和改革，可編輯邏輯器件已經(jīng)取得了突破性的進步，資源無比的豐富，使用起來越來越方便。我想將來的可編程邏輯器件，密度會比現(xiàn)在的高、速度會現(xiàn)在的快、功耗會比現(xiàn)在的低，還有可能會增加更多新的功能，向著更含有技術(shù)型的方向比如說集成了可編程邏輯、CPU、儲存期等組件的可編程單片系統(tǒng)(SOPC)發(fā)展。EP2C5T144C8如下圖61所示：圖61 EP2C5T144C8 各個引腳圖 FPGA實現(xiàn)的原理對于可編程邏輯器件來說，從實現(xiàn)原理方面上來講，一般分為以下兩種：（1）基于查找表加寄存器結(jié)構(gòu)SRAM工藝的FPGA，它的集成密度比較高還有寄存器資源很豐富，偏向做時序邏輯設(shè)計這方面，比較常見于上萬門以上的設(shè)計，例如數(shù)字信號處理以及各種算法的實現(xiàn)等等；（2）基于乘積項結(jié)構(gòu)和EEPROM工藝的FPGA，它的集成密度比較低，乘積項資源也很豐富，偏向做組合邏輯設(shè)計這方面，常見于5000門以下的設(shè)計，例如編碼、譯碼電路等等。 查找表的工作原理由學習得知識可知查找表實質(zhì)上就是一個RAM。現(xiàn)階段在FPGA中多使用四輸入的查找表（LUT），因此每個LUT可以看作是一個具有4位地址線的161的RAM。每當用戶通過原理圖或者HDL語言描述一個邏輯電路之后，F(xiàn)PGA開發(fā)軟件會自動而且很快的計算出邏輯電路盡有可能的結(jié)果，并會把計算出的結(jié)果事先寫入了RAM。故，每當輸入一個信號進行邏輯運算就相當于輸入一個地址進行查表，找出地址相對應(yīng)的內(nèi)容，然后輸出結(jié)果。 基于FPGA邏輯實現(xiàn)的原理以下以一個簡單的電路為例子,具體來說明FPGA是怎么樣利用以上結(jié)構(gòu)實現(xiàn)邏輯的，： 乘積項電路圖如果組合邏輯的輸出(AND3的輸出)為f，則從上圖可以得出f的計算公示為f=(A+B)*C*(!D)=A*C*!D + B*C*!D (以!D表示D的“非”）而FPGA將是以下面的方式來實現(xiàn)組合邏輯f的，： 乘積項電路圖2A,B,C,D分別是由FPGA芯片的管腳輸入之后進入了可編程連線陣列（PIA)，在它的內(nèi)部會產(chǎn)生有以下8個輸出：A,A反,B,B反,C,C反,D,D反。圖中每一個“叉”表示線路相連（即可編程熔絲呈導通狀態(tài)），所以得出f的計算式為：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。這樣組合邏輯就實現(xiàn)了以下的功能。但是圖3電路中D觸發(fā)器實現(xiàn)比較簡單些，它直接利用了宏單元中那些可編程的D觸發(fā)器來實現(xiàn)。時鐘信號CLK從I/O腳輸入之后進入了芯片內(nèi)部全局時鐘專用的通道，然后直接連接到可編程觸發(fā)器D的時鐘端中去?？删幊逃|發(fā)器D的輸出端與I/O腳是相連的，把結(jié)果輸出進芯片管腳。 FPGA的設(shè)計方法 FPGA的常用設(shè)計方法包括2種，有“自頂向下”和“自下而上”。當前，大規(guī)模FPGA設(shè)計大都是選擇“自頂向下”的這種設(shè)計方法。所謂“自頂向下”設(shè)計方法，簡單來講，無非就是使用可以完全獨立于芯片廠商和其產(chǎn)品結(jié)構(gòu)的描述語言，在功能級對設(shè)計產(chǎn)品進行了定義，并且結(jié)合仿真技術(shù)的功能，用來確保設(shè)計的正確性，等到功能定義完成之后，利用邏輯綜合技術(shù)，再把功能描述轉(zhuǎn)換成一些具體結(jié)構(gòu)芯片的網(wǎng)表文件格式，輸出到廠商的布局布線器進而開始布局布線。布局布線的結(jié)果還可以反標回同一仿真器中，進行包括功能以及時序的后驗證來確保布局布線所會帶來的門延時以及線延時不會影響到設(shè)計的性能。“自頂向下”的設(shè)計方法優(yōu)勢是顯而易見的。第一，因為功能描述完全可以獨立于芯片的結(jié)構(gòu)，最初階段，設(shè)計師們可不受芯片結(jié)構(gòu)的束縛，一心進行了產(chǎn)品設(shè)計，所以少走彎路，避免了傳統(tǒng)設(shè)計方法帶來的重新再設(shè)計的風險，從而大大縮小了設(shè)計所需周期。第二，技術(shù)上保證了設(shè)計的再利用。當前的電子產(chǎn)品逐漸向模塊化方向發(fā)展。什么是模塊化，模塊化指的是拿以往設(shè)計的成果進行修改、組合、再利用的步驟，產(chǎn)生了全新或者派生的設(shè)計。而且“自頂向下”的設(shè)計方法的功能描述可以和芯片的結(jié)構(gòu)沒有關(guān)聯(lián)。所以，我們可以以一種IP(Intelligence Property 知識產(chǎn)權(quán))的方式來存檔，以方便日后重新利用。第三，設(shè)計規(guī)模得以很大提高。用簡單的語言描述就可以完成復雜的功能，而且并不需要手工來繪圖。第四，芯片選擇比較靈活。設(shè)計師可以在較短的時間內(nèi)采用多種結(jié)構(gòu)芯片來完成同一種功能描述，并不是唯一的。故能夠在設(shè)計規(guī)模、速度、芯片價格以及系統(tǒng)性能更方面的要求進行平衡，然后選擇最佳的設(shè)計結(jié)果。當下我們最為常用的功能描述語言是使用均已成為國際標準的兩種硬件描述語言：VERILOG HDL語言和VHDL語言。 FPGA的設(shè)計流程FPGA設(shè)計的方法可以歸納為一個比較簡單的設(shè)計流程。FPGA開發(fā)采用的是一種高層次設(shè)計“自頂向下”方法，符合了當今芯片的開發(fā)。這種“自頂向下”設(shè)計方法首先得從系統(tǒng)的設(shè)計著手，功能方框的劃分和結(jié)構(gòu)設(shè)計在頂層進行，仿真、糾錯在方框圖一級進行，并且用硬件描述語言對高層次的系統(tǒng)進行描寫，在系統(tǒng)一級（層）中進行驗證。進而使用綜合優(yōu)化工具生成所需具體門電路的網(wǎng)表，它對應(yīng)的物理實現(xiàn)級（層）不僅可以是印刷電路板還可以專用于集成電路。因為設(shè)計的主要仿真以及調(diào)試過程是在高層次上進行的，這樣不僅有利于更早的發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的不足，避免設(shè)計工作的無用功，同時也大大減少了邏輯功能進行仿真的工作量，提高了設(shè)計的效率。編程和編譯文件邏輯綜合和優(yōu)化目標期間進行布線\適配編程下載目標器件硬件的仿真和測試 FPGA設(shè)計方法流程圖具體步驟如下：（1）編程和編譯源文件。開始需要用文本方式或圖形方式將設(shè)計的思路表達出來，再進行排錯編譯，為了進一步的邏輯綜合做好充分的準備。常用的源程序輸入方式有以下幾種：原理圖輸入方式和文本輸入方式。（2）邏輯綜合和優(yōu)化。將源文件經(jīng)過一系列的操作之后，分解為一系列的邏輯電路和對應(yīng)的聯(lián)系，最后得出門級電路甚至更加底層的描述文件。然后生成了和FPGA/CPLD結(jié)構(gòu)相對應(yīng)的網(wǎng)表文件。（3）目標器件進行布線/適配。在選用的目標器件當中建立起和網(wǎng)表文件相符合的基本邏輯電路對應(yīng)關(guān)系。（4）編程下載目標器件。如果在編譯、綜合、布線/適配以及行為仿真、時序仿真、功能仿真等等過程中都沒有發(fā)現(xiàn)任何問題，那就是滿足了原設(shè)計的要求，就可以把布線/適配器產(chǎn)生的配置/下載文件電纜載入到所謂的目標芯片中去。（5）硬件的仿真/硬件的測試。在開發(fā)板上將下載好程序的FPGA進行測試，用來驗證設(shè)計思想和實際電路的偏差程度。 液晶顯示器的選用 TNLCD以及STNLCD原理傳統(tǒng)TN—LCD(扭曲向列液晶顯示器)缺點是電光響應(yīng)速度比較慢，閾值特性不是很明顯，這給多路驅(qū)動形成了很大的困難，這也使其在信息量大的視頻顯示上受到了局限。但是將TN—LCD液晶分子的扭曲角度從90度加大到180度至360度之間就可以制成了這個STN—LCD(超扭曲向列液晶顯示器)。STNLCD大大提高了顯示方面的特性，現(xiàn)在幾乎全部的點陣圖形和很多點陣字符LCD都已經(jīng)使用了STN模式，STN—LCD技術(shù)在液晶領(lǐng)域中已經(jīng)處于逐漸成熟和穩(wěn)定的階段了。在涂有透明導電層的玻璃上用光刻形成一定的透明電極，在兩片上述的玻璃授板間夾上了一層STN—LCD材料，四周都密閉，形成了一個厚度只有微米量級的扁平液晶盒子。因為此玻璃內(nèi)表面涂有一定的定向?qū)幽ざ疫M行了定向處理，所有盒內(nèi)液晶分子是沿著玻璃表面進行平行排列，如果使兩片玻璃內(nèi)表面定向?qū)犹幚淼姆较虺视幸欢ǖ膴A角α的話，液晶分子則會在在這兩片玻璃之間以α角度扭曲。正因為STNLCD液晶分子在盒中的扭曲螺旋距比可見光的波長大很多，所以在垂直于玻璃表面這一側(cè)的直線偏振光入射之后，它的偏光方向在通過整個赦晶層之后會被扭曲了α度從另一側(cè)射出來，所以可以看出，此液晶盒存在在成α角度偏振片中透光的作用以及功能。 STNLCD技術(shù)驅(qū)動方法STN—LCD的顯示效果是因為在顯示的像素上施加了