【文章內(nèi)容簡介】 ）直到門級電路逐層進行描述。另外，高層次的行為描述可以與底層次的寄存器描述和結(jié)構(gòu)描述混合使用。 采用 VHDL 語言設(shè)計硬件電路時，當門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝。在工藝更新時無須 原設(shè)計程序，只需改變相應(yīng)的映射工具。由此可見，修改電路和修改工藝相互之間不會產(chǎn)生影響。 作為 IEEE 標準的 VHDL 語言，語法嚴格，設(shè)計成果便于復用和交流。一個大規(guī)模的數(shù)字系統(tǒng)設(shè)計不可能從門級電路開始逐步進行設(shè)計，而是一些模塊電路的有機疊加。這些模塊電路可以預先設(shè)計或者使用以前設(shè)計中的存檔模塊。這些模塊電路可以采用 VHDL 語言進行描述且存放于庫中，便于在以后設(shè)計中復用。這樣可以減小數(shù)字系統(tǒng)設(shè)計的工作量，縮短開發(fā)周期 5 FPGA 的設(shè)計流程 FPGA 的設(shè)計流程就是利用 EDA 開發(fā)軟件 和編程工具對 FPGA 芯片進行開發(fā)的過程。FPGA 的開發(fā)流程一般如圖 1所示，包括電路設(shè)計、設(shè)計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)、布線后仿真等主要步驟。 圖 1 FPGA 開發(fā)的一般流程 1． 電路功能設(shè)計 在系統(tǒng)設(shè)計之前，首先要進行的是方案論證、系統(tǒng)設(shè)計和 FPGA 芯片選擇等準備工作。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標和復雜度，對工作速度和芯片本身的各種資源、成本等方面進行權(quán)衡，選擇合理的設(shè)計方案和合適的器件類型。一般都采用自頂向下的設(shè)計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃 分為下一層次的基本單元，一直這樣做下去，直到可以直接使用 EDA 元件庫為止。 2． 設(shè)計輸入 設(shè)計輸入是將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入給EDA 工具的過程。常用的方法有硬件描述語言（ HDL）和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫中調(diào)出來，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維 6 護，不利于模塊構(gòu)造和重用。更主要的缺點是可移植性差，當芯片升級后，所有的原理圖都需要作一定的改動。目前，在實際 開發(fā)中應(yīng)用最廣的就是 HDL 語言輸入法，利用文本描述設(shè)計，可以分為普通 HDL 和行為 HDL。普通 HDL 有 ABEL、 CUR 等，支持邏輯方程、真值表和狀態(tài)機等表達方式，主要用于簡單的小型設(shè)計。而在中大型工程中，主要使用行為 HDL，其主流語言是 Verilog HDL 和 VHDL。這兩種語言都是美國電氣與電子工程師協(xié)會（ IEEE）的標準，其共同的突出特點有：語言與芯片工藝無關(guān)，利于自頂向下設(shè)計，便于模塊的劃分與移植，可移植性好，具有很強的邏輯描述和仿真功能，而且輸入效率很高。 3． 功能仿真 功能仿真，也稱為前仿真，是在 編譯之前對用戶所設(shè)計的電路進行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進行檢測。仿真前，要先利用波形編輯器和 HDL等建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列），仿真結(jié)果將會生成報告文件和輸出信號波形，從中便可以觀察各個節(jié)點信號的變化。如果發(fā)現(xiàn)錯誤，則返回設(shè)計修改邏輯設(shè)計。常用的工具有 Model Tech 公司的 ModelSim、 Sysnopsys 公司的 VCS 和Cadence 公司的 NCVerilog 以及 NCVHDL 等軟件。雖然功能仿真不是 FPGA 開發(fā)過程中的必需步驟，但卻是系統(tǒng)設(shè)計 中最關(guān)鍵的一步。 4． 綜合 所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標與要 求 優(yōu)化所生成的邏輯連接，使層次設(shè)計平面化，供 FPGA 布局布線軟件進行實現(xiàn)。就目前的層次來看，綜合優(yōu)化（ Synthesis）是指將設(shè)計輸入編譯成由與門、或門、非門、 RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實的門級電路。真實具體的門級電路需要利用 FPGA 制造商的布局布線功能，根據(jù)綜合后生成的標準門級結(jié)構(gòu)網(wǎng)表來產(chǎn)生。為了能轉(zhuǎn)換成標準的門級結(jié)構(gòu)網(wǎng)表， HDL 程序的編寫必須符合特定綜合器所要 求的風格。由于門級結(jié)構(gòu)、 RTL 級的 HDL 程序的綜合是很成熟的技術(shù)，所有的綜合器都可以支持到這一級別的綜合。常用的綜合工具有 Synplicity 公司的 Synplify/Synplify Pro 軟件以及各個 FPGA 廠家自己推出的綜合開發(fā)工具。 5． 綜合后仿真 綜合后仿真檢查綜合結(jié)果是否和原設(shè)計一致。在仿真時，把綜合生成的標準延時文件 7 反標注到綜合仿真模型中去，可估計門延時帶來的影響。但這一步驟不能估計線延時，因此和布線后的實際情況還有一定的差距，并不十分準確。目前的綜合工具較為成熟，對于一般的設(shè)計可以省 略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計意圖不符，則需要回溯到綜合后仿真來確認問題之所在。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。 6． 實現(xiàn)與布局布線 實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的 FPGA 芯片上，布局布線是其中最重要的過程。布局將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間作出選擇。布線根據(jù)布局的拓撲結(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個元件。目前， FPGA 的結(jié)構(gòu)非常復雜，特別是在有時序約束條件時，需要利用時 序驅(qū)動的引擎進行布局布線。布線結(jié)束后，軟件工具會自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況。由于只有 FPGA 芯片生產(chǎn)商對芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。 7． 時序仿真與驗證 時序仿真，也稱為后仿真，是指將布局布線的延時信息反標注到設(shè)計網(wǎng)表中來檢測有無 時序違規(guī)（即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等）現(xiàn)象。時序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實際工作情況。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時帶來不同的影響。 因此在布局布線后，通過對系統(tǒng)和各個模塊進行時序仿真，分析其時序關(guān)系，估計系統(tǒng)性能，以及檢查和消除競爭冒險是非常有必要的。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。 Quartus II 概述 Quartus II 是 Altera 公司 的綜合性 PLD 開發(fā) 軟件 ，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 Quartus II 可以在XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本 完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。 Quartus II支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復雜性、加快了設(shè)計速度。對第三方 EDA 工具的良好支持也使用 8 戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、 嵌入式軟件開發(fā) 、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC和 HardCopy 設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到 數(shù)字系統(tǒng)設(shè)計 者的歡迎。 9 2 HDB3 碼介紹 數(shù)字基帶信號 數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。在數(shù)字通信中，有些場合可不經(jīng)過載波調(diào)制和解調(diào)過程，而對基帶信號進行直接 傳輸。為使基帶信號能適合在基帶信道中傳輸，通常要經(jīng)過基帶信號變化，這種變化過程事實上就是編碼過程。于是，出現(xiàn)了各種各樣常用碼型。不同碼型有不同的特點和不同的用途。 作為傳輸用的基帶信號歸納起來有如下要求： 1 希望將原始信息符號編制成適合與傳輸用的碼型； 2 對所選碼型的電波形，希望它適宜在信道中傳輸?？蛇M行基帶傳輸?shù)拇a型較多。 AMI 碼 AMI 碼稱為傳號交替反轉(zhuǎn)碼。其編碼規(guī)則為代碼中的 0 仍為傳輸碼 0，而把代碼中 1 交替地變化為傳輸碼的 +11+11，、。 舉例如下。 消息代碼： 0 1 1 1 0 0 1 0 、 AMI 碼： 0 +1 1 +1 0 0 1 0 、或 0 1 +1 1 0 0 +1 0 、 AMI 碼的特點： 無直流成分且低頻成分很小，因而在信道傳輸中不易造成信號失真。 編碼電路簡單，便于觀察誤碼狀況。 由于它可能出現(xiàn)長的連 0 串，因而不利于接受端的定時信號的提取。 HDB3 碼 這種碼型在數(shù)字通信中用得很多， HDB3 碼是 AMI 碼的改進型，稱 為三階高密度雙極性碼。它克服了 AMI 碼的長連 0 傳現(xiàn)象。 NRZ， AMI， HDB3 碼之間的對應(yīng)關(guān)系 假設(shè)信息碼為 0000 0110 0001 0000，對應(yīng)的 NRZ 碼、 AMI 碼， HDB3 碼如圖 21 所示。 10 圖 21 NRZ ， AMI， HDB3 碼型圖 分析表現(xiàn)， AMI 碼及 HDB3 碼的功率譜不含有離散譜 fS 成份（ fS＝ 1/TS，等于位同步信號頻率）。在通信的終端需將他們譯碼為 NRZ 碼才能送給數(shù)字終端機 或數(shù) /模轉(zhuǎn)換電路。在做譯碼時必須提供位同步信號。工程上，一般將 AMI 或 HDB3 碼數(shù)字信號進行整流處理，得到占空比為 的單極性歸零碼（ RZ|τ＝ ）。由于整流后的 AMI， HDB3 碼中含有離散譜 fS，故可用一選頻網(wǎng)絡(luò)得到頻率為 fS 的正弦波，經(jīng)整形、限幅、放大處理后即可得到位同步信號。 HDB3 碼的編碼規(guī)則 HDB3 碼的編碼規(guī)則： 將消息代碼變換成 AMI 碼； 檢查 AMI 碼中的連 0 情況，當無 4 個以上的連 0 傳時，則保持 AMI 的形式不變；若出現(xiàn)4 個或 4 個以上連 0 時，則將 1 后的第 4 個 0 變?yōu)?與前一非 0 符號（ +1 或 1）同極性的符號，用 V 表示（ +1 記為 +V， 1 記為