課程設(shè)計論文-基于vhdl的hdb3編譯碼器的設(shè)計(編輯修改稿)
2024-12-13 20:32 本頁面
【文章內(nèi)容簡介】 工作單純依靠數(shù)字電路是無法完成的。比較直接的方式，就是利用編碼結(jié)果，控制多路模擬選擇開關(guān)來實現(xiàn)，如利用雙 4 選一的多路模擬選擇開關(guān) CD4052 如圖 4 所示是利用多路模擬選擇開關(guān) CD4052 實現(xiàn)電平轉(zhuǎn)換的電路連接圖，圖 4 中 HDB3_out 即為最終形成的標(biāo)準(zhǔn) HDB3 碼流。 datain=”00” dout=”00” even=even datain=”11” even=1 even=0 dout=”11” dout=”01” even=1 even=0 dout=”01” dout=”11” even=0 even=1 end datain=”01” datain=”11” start 圖 35 模擬選擇開關(guān)電路圖 4 用 VHDL 語言設(shè)計 HDB3 譯 碼器 HDB3 解碼器實現(xiàn)的基本原理 HDB3 譯碼器的整體模型 1)整體模型 譯碼原理： 根據(jù)編碼規(guī)則，破壞點 V脈沖與前一個脈沖同極性。因此可從所接受的信碼中找到 V 碼，然后根據(jù)加取代節(jié)的原則， V 碼與前面的三位碼必然是取代碼，需要全部復(fù)原為四連 0。只要找到 V 碼，不管 V 碼前是兩個“ 0”碼，一律把取代節(jié)清零，完成了扣 V扣 B功能，進(jìn)而得到原二元信碼序列?？蓪崿F(xiàn) HDB3 譯碼的模型框圖如 圖 41 所示， HDB3 譯碼器包括雙 /單極性變換、 V 碼檢 測、時鐘提扣V扣 B四部分組成。 圖 41 HDB3 譯碼的模型框圖 上圖中雙 /單極性變換電路有兩個正負(fù)整流電路組成。正整流電路提取正電平碼部分；負(fù)整流電路提取負(fù)電平部分。 V 碼檢測電路包括 +V 碼檢測和 V 碼檢測兩部分。根據(jù)編碼規(guī)則， V 脈沖必然是同極性脈沖。當(dāng)無 V 脈沖時，傳號脈沖“ +1”和“ 1”交替出現(xiàn)。當(dāng)連續(xù)出現(xiàn)兩個“ +1”或“ 1”時，若無誤碼，則后一個一定是 V 脈沖。時鐘提取電路用于提取同步時鐘?？?V扣 B電路在 V脈沖和同步時鐘的控制下 ，完成扣 V扣 B的功能。 由于雙 /單極性變換電路涉及到雙極性信號，無法在 FPGA 中實現(xiàn)，需加外圍硬件電路。 正整流 負(fù)整流 +V 碼檢測 V 碼檢測 相加器 相加器 扣 V扣 B 時鐘提取 2） 扣 V 扣 B模塊建模 扣 V 扣 B 模塊有三個輸入信號，即時鐘信號、 V 碼信號和來自正、負(fù)整流輸出的和路信號。由于該和路信號可能包含有 B 脈沖和 V 脈沖，因此需要在扣 V扣 B 模塊中，去除 V和 B脈沖。本模塊的建模方法是，用 V碼檢測模塊所檢測出的 V 碼信號，去控制一個移位寄存器，若未碰到 V脈沖，則整流輸出合成信號在時鐘的節(jié)拍下，順利通過移位寄存器，當(dāng)碰到有 V脈沖時，該 V脈沖將使移位寄存器清零?？紤]到四連 0，即 V脈沖及 其前面的三個碼元應(yīng)為 0碼，所以，可設(shè)置四位的移位寄存器，當(dāng) V碼清零時，同時將移存器中的四位碼全變?yōu)?0。不管是否有 B 脈沖，在此模塊中，一并清零，因而無需另設(shè)扣 B電路。另外移位四位寄存器起到延時四位時鐘周期的作用，以使所檢測出的 V 脈沖與信號流中的 V脈沖位置對齊，保證清零的準(zhǔn)確性?？?V扣 B模塊框圖如圖 44。 圖 42 扣 V 扣 B 模塊框圖 5 實際電路連接圖 HDB3 編譯碼器電路連接圖 6 總結(jié) 通過一步步有條不紊的分析和思考，更重要的是在設(shè)計中，根據(jù)實際情況，對設(shè)計初期的思想做不斷完善和改進(jìn)，因為在設(shè)計之前的思路，只能說是一個大體的方向，很多時候，實際的操作和設(shè)計要細(xì)致和復(fù)雜的多，或者原來的想法根本就行不通，得從實際設(shè)計的角度一步步來完成了這樣一個系統(tǒng)設(shè)計。 總結(jié)一下實際操作的設(shè)計過程，可得到如下設(shè)計流程圖： 參考文獻(xiàn) （ 1）鄧勇、周擇、鄧斌著《數(shù)字電路設(shè)計完全手冊》 .國防工業(yè)出版社。 2020； （ 2）朱正偉著《 EAD技術(shù)及應(yīng)用》 .清華大學(xué)出版社。 2020； （ 3）全國大學(xué)生電子設(shè)計組委會著《電子系統(tǒng)設(shè)計實踐》 2020； （ 4）林明權(quán)著《 VHDL數(shù)字控制系統(tǒng)設(shè)計范例》 . 電子工業(yè)出版社 （ 5）馮濤著《可編程邏輯器件開發(fā)技術(shù) MAX＋ plusⅡ入門與提高》 人民郵電出版社 （ 6）王毓銀著《數(shù)字電路邏輯設(shè)計》 高等教育出版社 （ 7）趙俊超著《集成電路設(shè)計 VHDL語言教程》 北京希望出版社 調(diào)試達(dá)到要求、完成設(shè)計 學(xué)習(xí) VHDL 語言設(shè)計 分析 HDB3 碼編 /解碼器功能 確定設(shè)計方案 應(yīng)用 VHDL 進(jìn)行編程 對系統(tǒng)仿真測試、選擇合適芯片并定義管腳 仿真不通過 系統(tǒng)功能的硬件測試 附錄 1：基于 VHDL 語言的 HDB3 碼編 /譯碼器設(shè)計程序 插 V模塊
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