【文章內(nèi)容簡(jiǎn)介】 。 23 1 第 1 章 前言 隨著我國(guó)的經(jīng)濟(jì)日益增長(zhǎng)，社會(huì)對(duì)電子產(chǎn)品的需求量也就越來(lái)越大，目前，我國(guó)的電子產(chǎn)品市場(chǎng)正在迅速的壯大，市場(chǎng)前景廣闊。 FPGA(Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列 )在現(xiàn)代數(shù)字電路設(shè)計(jì)中發(fā)揮著越 來(lái)越重要的作用。 FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改，這樣就極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性，縮短了產(chǎn)品的上市時(shí)間并降低可電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD 能完成任何數(shù)字器件的功能，從簡(jiǎn)單的 74 電路到高性能的 CPU。它的影響毫不亞于 20 世紀(jì) 70 年代單片機(jī)的發(fā)明和使用。 現(xiàn)在隨著電子技術(shù)的發(fā)展，產(chǎn)品的技術(shù)含量越來(lái)越高，使得芯片的復(fù)雜程度越來(lái) 越高，人們對(duì)數(shù)萬(wàn)門乃至數(shù)百萬(wàn)門設(shè)計(jì)的需求也越來(lái)越多，特別是專用集成電路（ ASIC）設(shè)計(jì)技術(shù)的日趨進(jìn)步和完善，推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的迅速發(fā)展。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語(yǔ)言 VHDL 的設(shè)計(jì)方式應(yīng)運(yùn)而生，解決了傳統(tǒng)用電路原理圖設(shè)計(jì)大系統(tǒng)工程時(shí)的諸多不便，成為電子電路設(shè)計(jì)人員的最得力助手。設(shè)計(jì)工作從行為、功能級(jí)開始，并向著設(shè)計(jì)的高層次發(fā)展。這樣就出現(xiàn)了第三代 EDA 系統(tǒng)，其特點(diǎn)是高層次設(shè)計(jì)的自動(dòng)化。 第三代 EDA 系統(tǒng)中除了引入硬件描述語(yǔ)言，還引入了行為綜合工具和邏輯綜合工具，采用較高的抽象層次進(jìn)行 設(shè)計(jì)，并按層次式方法進(jìn)行管理，可大大提高處理復(fù)雜設(shè)計(jì)的能力，縮短設(shè)計(jì)周期，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化，因而第三代 EDA 系統(tǒng)迅速得到了推廣應(yīng)用。 目前，最通用的硬件描述語(yǔ)言有 VHDL 和 VerilogHDL 兩種，現(xiàn)在大多設(shè)計(jì)者都使用 93 年版標(biāo)準(zhǔn)的 VHDL，并且通過(guò)了 IEEE 認(rèn)定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設(shè)計(jì)標(biāo)準(zhǔn)。 VHDL 是一種新興的程序設(shè)計(jì)語(yǔ)言，使用 VHDL進(jìn)行設(shè)計(jì)其性能總是比常規(guī)使用 CPU或者 MCU的程序設(shè)計(jì)語(yǔ)言在性能上要高好幾個(gè)數(shù)量級(jí)。這就是說(shuō)，在傳統(tǒng)上使用軟件語(yǔ)言的地 方， VHDL 語(yǔ)言作為一種新的實(shí)現(xiàn)方式會(huì)應(yīng)用得越來(lái)越廣泛。本課題設(shè)計(jì)是采用美國(guó) Altera 公司的FLEX10K10 器件，使用的是 Altera 公司的 EDA 軟件平臺(tái) Maxplus –II 可編程邏輯器件開發(fā)軟件?；?EDA 工具的 FPGA/CPLD 的開發(fā)流程CPLD/FPGA 器件的設(shè)計(jì)一般可分為設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和編程三個(gè)設(shè)計(jì)步驟： 2 ，可根據(jù)需要選擇，也可混合輸入。 EDA 工具會(huì)自動(dòng)檢查語(yǔ)法； EDA 工具對(duì)設(shè)計(jì)文件進(jìn)行編譯，進(jìn)行邏輯綜合、優(yōu)化，并針對(duì)器件進(jìn)行映 射、布局、布線，產(chǎn)生相應(yīng)的適配文件； EDA 軟件將適配文件配置到相應(yīng)的 CPLD／ FPGA 器件中，使其能夠?qū)崿F(xiàn)預(yù)期的功能。 信號(hào)發(fā)生器是數(shù)字設(shè)備運(yùn)行工作中必不可少的一部分，沒(méi)有良好的脈沖信號(hào)源，最終就會(huì)導(dǎo)致系統(tǒng)不能夠正常工作，更不必談什么實(shí)現(xiàn)其它功能了。不論是處于開發(fā)還是故障檢修階段，輸出標(biāo)準(zhǔn)且性能優(yōu)秀的信號(hào)發(fā)生器總是能夠帶來(lái)工作效率的大幅提升，使新產(chǎn)品有一個(gè)標(biāo)準(zhǔn)的信號(hào)源、損壞的系統(tǒng)得到正確校驗(yàn)，不會(huì)被一些故障所蒙蔽。在傳統(tǒng)的信號(hào)發(fā)生器中，大都使用分立元件，而且體積龐大攜帶不便，且大部分只能輸出一 種脈沖信號(hào)波形。在設(shè)計(jì)領(lǐng)域，不管采用什么技術(shù)生產(chǎn)，生產(chǎn)的產(chǎn)品用在哪里，其產(chǎn)品設(shè)計(jì)的宗旨都是離不開以下幾點(diǎn)：實(shí)用性高、成本低、可升級(jí)、功能完善可擴(kuò)展等！使用專用的數(shù)字電路設(shè)計(jì)的信號(hào)發(fā)生器，設(shè)備成本高、使用復(fù)雜。基于以上考慮，在中小型數(shù)字電路的設(shè)計(jì)和測(cè)試中，迫切需要設(shè)計(jì)一種小型易用成本低廉的信號(hào)發(fā)生器。此課題的設(shè)計(jì)以小型經(jīng)濟(jì)，集成度高，性能穩(wěn)定，使用方便為指導(dǎo)，在功能上力求完善實(shí)用，同時(shí)兼顧商業(yè)價(jià)值與應(yīng)用價(jià)值的體現(xiàn)。 3 第 2 章 設(shè)計(jì)方案 總體 設(shè)計(jì)思路 設(shè)計(jì)步驟 此設(shè)計(jì)將按模塊式實(shí)現(xiàn)， 據(jù)任務(wù)書要 求，設(shè)計(jì)總共分四大步份完成：（ 1）產(chǎn)生波形（三種波形：方波、三角波和矩形波）信號(hào)；（ 2）波形組合；（ 3）頻率控制；（ 4）幅度控制。 設(shè)計(jì)思想 利用 VHDL 編程，依據(jù)基本數(shù)字電路模塊原理進(jìn)行整合。系統(tǒng)各部分所需工作時(shí)鐘信號(hào)由輸入系統(tǒng)時(shí)鐘信號(hào)經(jīng)分頻得到，系統(tǒng)時(shí)鐘輸入端應(yīng)滿足輸入脈沖信號(hào)的要求。組合波形信號(hào)經(jīng)顯示模塊輸出。具備幅度和頻率可調(diào)功能，幅度可通過(guò)電位器調(diào)整，頻率控制模塊則是一個(gè)簡(jiǎn)易的計(jì)數(shù)器，控制步徑為 100HZ 的可調(diào)頻率，最終送至脈沖發(fā)生模塊輸出脈沖信號(hào)，達(dá)到設(shè)計(jì)課題所要求的輸出波形頻率可調(diào)及 幅度可調(diào)功能。幅度可調(diào)功能由于比較簡(jiǎn)單，可以在 FPGA 外部利用硬件電路實(shí)現(xiàn)。 總體設(shè)計(jì)框圖如下圖 1 所示： 1KHZ 圖 1 總體設(shè)計(jì)框圖 控制電路 正弦波、方波、三角波信號(hào)產(chǎn)生模塊 波形組合選 擇模塊 幅度控制 /電位器 頻率控制模塊 /計(jì)數(shù)器模塊 濾波電路 FPGA 輸出電路 100HZ~1KHZ 4 方案論證 方案一 采用 DDS（ 直接數(shù)字頻率合成器 ） 來(lái)設(shè)計(jì)，設(shè)計(jì)總體框圖 如圖 2 所示 。在設(shè)計(jì)界里眾所周知， DDS 器件采用高速數(shù)字電路和高速 D/A 轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號(hào)頻率和相位可快速程控切換等優(yōu)點(diǎn)， 所以，我們可以利用 DDS 具有很好的相位控制和幅度控制功能，另外 其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號(hào)， 可以實(shí)現(xiàn)對(duì)信號(hào)進(jìn)行全數(shù)字式調(diào)制。用 FPGA 和 DDS 實(shí)現(xiàn)信號(hào)調(diào)制，既克服了傳統(tǒng)的方法實(shí)現(xiàn)帶來(lái)的缺點(diǎn)， 若采用它來(lái)編程設(shè)計(jì)，必定會(huì)事半功倍，且使設(shè)計(jì)趨于理想狀態(tài)。但鑒于 DDS 的占用 RAM 空間較大，我們?cè)O(shè)計(jì)是采用 FPGA10K10 器件，總共只有一萬(wàn)門的邏輯門數(shù)量，而整個(gè) DDS 設(shè)計(jì)下來(lái)，大概最少會(huì)占用 34 萬(wàn)門的數(shù)量，所以在性價(jià)比方面不合理，這樣也使得我們的設(shè)計(jì)會(huì)有些不切實(shí)際。 頻率控制字 信號(hào)輸出 時(shí)鐘 圖 2 DDS與 FPGA總體設(shè)計(jì)圖 方案二 采用震蕩器頻率合成方案。具體方案如下：首先通過(guò)頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過(guò)積分電路就可以得到同頻率的三角波，再經(jīng)過(guò)濾波器就可以得到正弦波。其優(yōu)點(diǎn)是工作頻率可望做得很高，也可以達(dá)到很高的頻率分辨率；缺點(diǎn)是使用的濾波器要求通帶可變，實(shí) 現(xiàn)很難，高低頻率比不可能做得很高。 方案三 采用 VHDL 語(yǔ)言來(lái)編程，然后下載文件到 FPGA 來(lái)實(shí)現(xiàn)。 VHDL 語(yǔ)言是電子設(shè)計(jì)領(lǐng)域的主流硬件描述語(yǔ)言 ,具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大降低了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性 ,要比模擬電路快得多。 該方案是利用 FPGA 具有的靜態(tài)可重復(fù)編程相位累加器 ROM D/A 變換 低通濾波 5 和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改，極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性， 而且大大縮短了系統(tǒng)的開發(fā)周期。 方案確定 由上述三個(gè) 方案對(duì)比，采用第三種方案： 通過(guò) FPGA 軟件掃描方式將波形數(shù)據(jù)讀出傳輸給 DAC0832 產(chǎn)生波形輸出。這種方法在軟、硬件電路設(shè)計(jì)上都簡(jiǎn)單，且與我們的設(shè)計(jì)思路緊密結(jié)合。 由于幅度控制部分在設(shè)計(jì)需要用到數(shù)字電子，這樣有要經(jīng)過(guò) D/A 轉(zhuǎn)換器再輸出，必將占用大量資源，造成不必要的開銷。鑒于有設(shè)計(jì)經(jīng)驗(yàn)的同學(xué)和老師的建議，采用一個(gè)電位器代替，雖然精確度不夠，但是也彌補(bǔ)了性價(jià)比方面的不足。 波形組合如果采用分開式模塊實(shí)現(xiàn)，也必將導(dǎo)致占用大量的資源，而且模塊設(shè)計(jì)復(fù)雜度提高，只要采用重復(fù)調(diào)用一個(gè)模塊的設(shè)計(jì)方法，既可以降低資源的占用率，也使得設(shè)計(jì)更加靈活且有針對(duì)性。此信號(hào)發(fā)生器的特點(diǎn)及功能集成度高，因采取整體模塊式設(shè)計(jì)，在此也考慮到實(shí)際應(yīng)用中，萬(wàn)一 FPGA 的邏輯門數(shù)量不夠，特準(zhǔn)備了一套備用方案。 備用 方案：將波形數(shù)據(jù)存放在 6116RAM 中， 6116 的存儲(chǔ)容量大，且可重復(fù) 使用，雖 用單片機(jī)在速度方面遠(yuǎn)不及 FPGA，但是這樣是在出現(xiàn)上述狀況后的最佳補(bǔ)償方式。 綜合以上涉及方面的分析，因此本次課題采用此方案進(jìn)行設(shè)計(jì)。 6 第 3 章 軟件設(shè)計(jì) 波形產(chǎn)生模塊 本設(shè)計(jì)用 VHDL 語(yǔ)言根據(jù)傅立葉函數(shù)采集點(diǎn)進(jìn)行掃描，分別產(chǎn)生正弦波、三角 波和矩形波。以下介紹各種常用周期信號(hào)的傅立葉函數(shù)展開式。 正弦波 （ 1）設(shè)計(jì)思想 正弦波發(fā)生分為兩個(gè)步驟，即正弦波幅值采樣存儲(chǔ)和正弦波波形的還原輸出。幅值采樣是將一個(gè)周期正弦波進(jìn)行 64 等分，如圖 3 所示，將 64 個(gè)采樣點(diǎn)進(jìn)行量化處理，量化值 =255*sin360/64（ V） ，將 64 點(diǎn)量化值存入存儲(chǔ)器。正弦波形的產(chǎn)生是通過(guò)循環(huán)反復(fù)將存儲(chǔ)器中的 64點(diǎn)采樣值通過(guò) DAC0832進(jìn)行還原輸出，得到幅值正比于 64 點(diǎn)采樣值的正弦波。 f ( t ) A t 0 . 5 T A T圖 1 2 1 8 ( c ) 矩形波三 （ 2） VHDL 實(shí)現(xiàn) 1．正弦信號(hào)波形數(shù)據(jù)文件建立 正弦波波形數(shù)據(jù)由 64 個(gè)點(diǎn)構(gòu)成，此數(shù)據(jù)經(jīng) DAC0832，可在示波器上觀察到正弦波形。源程序見附錄： 矩形波 1 設(shè)計(jì)思路 矩形波的實(shí)現(xiàn)較之正弦波發(fā)生簡(jiǎn)單，由于矩形波是兩個(gè)電平值間的交替變換，因此波形采樣值的預(yù)存只要有兩個(gè)不同的數(shù)值就行了，為了使矩形波發(fā)生的頻率靈活可調(diào)，采用 60 個(gè)采樣值掃描輸出來(lái)實(shí)現(xiàn)，每半個(gè)矩形 波周期采用三十圖 3 正弦波采樣圖 圖 4 方波采樣圖 T 0 t f(t) 7 個(gè)采樣值， 循環(huán)反復(fù)將存儲(chǔ)器中的 60 點(diǎn)采樣值通過(guò) DAC0832 進(jìn)行還原輸出，得到幅值正比于點(diǎn)采樣值的矩形波。 采樣圖如圖 4 所示。 2 VHDL 實(shí)現(xiàn) 源程序見附錄。