【正文】 u1:sindata port map(address=q1,q=dout。 q:out std_logic_vector(7 downto 0))。 end syn。 1pm_outdata:string。 entity sindata is port(address:in std_logic_vector(5 downto 0)。3B:245。33:174。2B: 75。23: 8。1B: 13。13: 87。0B:186。03:249。另外由于該方面的設(shè)計水平有限，所以存在著許多缺陷和失誤，懇請老師批評指正。 作為一名電子專業(yè)的畢業(yè)生，我將會繼續(xù)在新技術(shù)的道路上不斷鉆研、開拓進取。面對電子技術(shù)日新月異的發(fā)展，利用 EDA 手段進行設(shè)計已成為不可阻擋的趨勢。 調(diào)試結(jié)果 軟件仿真結(jié)果 及分析 （ 1）仿真波形圖如圖 11 所示： 圖 11 CLKIN：基準時鐘輸入； CLKOUT:分頻時鐘輸出； MOVIN：處始置入值； （ 2）仿真結(jié)果分析 CLK_IN 為輸入高頻時鐘脈沖， CLKOUT 為分頻輸出的低頻時鐘脈沖。如接線線盡量短，減少交叉，每個芯片的電源與地之間都接有去擾電容，數(shù)字地與模擬地分 開。 CS1 PIN68 BEV_CLK PIN76. BEV_OE PIN72 IN PIN3 3 7 75。 正弦波的輸出頻率小于 262kHz，為保證 262kHz 頻帶內(nèi)輸出幅度平坦，又要盡可能抑制諧波和高頻噪聲，綜合考慮取 R1=1k,R2=1k,C1=100pF,C=100pF 運放選用寬帶運放 LF351，用 Electronics Workbench 分析表明 :截止頻率約為 1MHz,262KHz 以內(nèi)幅度平坦。 ――計數(shù)滿，輸出翻 轉(zhuǎn) END IF?，F(xiàn)選取其中的 500 分頻分頻器進行簡單說明。 諧波的產(chǎn)生 采用與基波產(chǎn)生的同樣原理，編程產(chǎn)生三種波形的諧波，所不同的是一個波形的周期采樣的點數(shù)不同，如果基波采樣點為 63 個，諧波采樣點數(shù)則為 21 個，其每點 的 電壓值為 255*（ sin360/60+sin360/20）（ V） ，在對其進行循環(huán)掃描 即 可實現(xiàn)基波與諧波的線性疊加。幅值采樣是將一個周期正弦波進行 64 等分，如圖 3 所示，將 64 個采樣點進行量化處理，量化值 =255*sin360/64（ V） ，將 64 點量化值存入存儲器。鑒于有設(shè)計經(jīng)驗的同學(xué)和老師的建議，采用一個電位器代替，雖然精確度不夠，但是也彌補了性價比方面的不足。具體方案如下：首先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過積分電路就可以得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。組合波形信號經(jīng)顯示模塊輸出。不論是處于開發(fā)還是故障檢修階段，輸出標準且性能優(yōu)秀的信號發(fā)生器總是能夠帶來工作效率的大幅提升，使新產(chǎn)品有一個標準的信號源、損壞的系統(tǒng)得到正確校驗，不會被一些故障所蒙蔽。 第三代 EDA 系統(tǒng)中除了引入硬件描述語言，還引入了行為綜合工具和邏輯綜合工具，采用較高的抽象層次進行 設(shè)計，并按層次式方法進行管理，可大大提高處理復(fù)雜設(shè)計的能力，縮短設(shè)計周期，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化，因而第三代 EDA 系統(tǒng)迅速得到了推廣應(yīng)用。 23 1 第 1 章 前言 隨著我國的經(jīng)濟日益增長，社會對電子產(chǎn)品的需求量也就越來越大，目前，我國的電子產(chǎn)品市場正在迅速的壯大，市場前景廣闊。 20 致謝 FPGA。 3 四 、 參考資料和現(xiàn)有基礎(chǔ)條件（ 包括實驗室、主要儀器設(shè)備 等） 1．有 EDA 實驗室， MAXPLUS 軟件和 EDA 課程設(shè)計方面的書籍； 2．有電子綜合試驗室，擁有 EDA， DSP， FPGA 等專用開發(fā)軟件和仿真下載設(shè)備； 3．有學(xué)校購買的豐富的電子資源（如中國知網(wǎng)，萬方數(shù)據(jù)庫等）。 二、 已知技術(shù)參數(shù)和條件 具有產(chǎn)生三種基本波形脈沖信號（正弦波、矩形波和三角波），以及三次（及三次以下）諧波與基波的線性組合脈沖波形輸出，且單脈沖輸出脈寬及連續(xù)脈沖輸出頻率可調(diào)，范圍從 100HZ 到 1kHZ,步進為 100HZ；幅度可調(diào)，從 0 到 5 伏，步進為。 6 ABSTRACT This design topic for the schematic diagram input design function which provides using the VHDL language and the MAX+PLUS II software, the bonding electron line39。 1 第 2 章 設(shè)計方案 8 分頻器模塊 15 第 6 章 結(jié)論 僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言 VHDL 的設(shè)計方式應(yīng)運而生，解決了傳統(tǒng)用電路原理圖設(shè)計大系統(tǒng)工程時的諸多不便，成為電子電路設(shè)計人員的最得力助手?；?EDA 工具的 FPGA/CPLD 的開發(fā)流程CPLD/FPGA 器件的設(shè)計一般可分為設(shè)計輸入、設(shè)計實現(xiàn)和編程三個設(shè)計步驟： 2 ，可根據(jù)需要選擇，也可混合輸入。 3 第 2 章 設(shè)計方案 總體 設(shè)計思路 設(shè)計步驟 此設(shè)計將按模塊式實現(xiàn)， 據(jù)任務(wù)書要 求，設(shè)計總共分四大步份完成：（ 1）產(chǎn)生波形（三種波形：方波、三角波和矩形波）信號；（ 2）波形組合；（ 3）頻率控制；（ 4）幅度控制。用 FPGA 和 DDS 實現(xiàn)信號調(diào)制，既克服了傳統(tǒng)的方法實現(xiàn)帶來的缺點， 若采用它來編程設(shè)計，必定會事半功倍，且使設(shè)計趨于理想狀態(tài)。 方案確定 由上述三個 方案對比，采用第三種方案： 通過 FPGA 軟件掃描方式將波形數(shù)據(jù)讀出傳輸給 DAC0832 產(chǎn)生波形輸出。 6 第 3 章 軟件設(shè)計 波形產(chǎn)生模塊 本設(shè)計用 VHDL 語言根據(jù)傅立葉函數(shù)采集點進行掃描，分別產(chǎn)生正弦波、三角 波和矩形波。 2 VHDL 實現(xiàn) 源程序見附錄。如下圖 7 所示： 選擇波形 模塊 這一部分主要是通過一個按鍵對波形進行循環(huán)選擇，按下確認按鈕后進行波形的調(diào)用。) THEN IF Step249 THEN ――分頻值 Step=Step+1。但是實際 制作硬件電路時，就應(yīng)考慮到干擾所帶來的負面影響。 FPGA 器件引腳分配 為了方便硬件設(shè)計，降低硬件設(shè)計的復(fù)雜度，對 FPGA 的輸入輸出引腳進行分配，將關(guān)聯(lián)的引腳集中排布，將同一組內(nèi)的引腳按順序排布，將需要輸入高頻時鐘脈沖的端口安排在時鐘輸入端，以提高其信號接收能力。 硬件調(diào)試 (1)在做控制電路的調(diào)試時，分析輸入輸出，可以發(fā)現(xiàn)時序與仿真結(jié)果是否有出入，便于找出硬件電路中的故障。采取的就是自底向上的調(diào)試方法，即先單 獨調(diào)試好每一個模塊，然后再連接成一個完整的系統(tǒng)再調(diào)試。圖 21D 的波形也混有三次諧波，并帶有一定相移 (圖 21C)。 在設(shè)計過程當中，遇到了軟件操作不熟練，程序編寫不規(guī)范等諸多問題，通過對問題的總結(jié)分析得出 ,應(yīng)用軟件的主要功能必須熟練操作，才能提高工作效率，需要規(guī)范操作的地方必須嚴格按照使用說明操作，避免由于軟件使 用不當造成的錯誤產(chǎn)生。 22 致謝 在這里感謝余老師給我耐心的指導(dǎo)，在這次設(shè)計期間，碰到許多專業(yè)方面的難題，余老師都一一幫我解答，特別在教學(xué)繁忙的情況下，還為我們提 供了許多寶貴的資料和意見，并幫我們作出了詳細的分析，使我們更加順利地完成此次畢業(yè)設(shè)計。 表示輸出數(shù)據(jù)是十進制數(shù) CONTENT BEGIN 00:255。 08:217。 10:124。 18: 34。 20: 0。 28: 43。 30:137。 38:225。 END。 ponent 1pm_rom generic(1pm_width :natural。 24 end ponent。 dout:out std_logic_vector(7 downto 0))。139。 。 begin process(clk)