【正文】 圖 52 中 m 序列在 571472ns 開始輸出 ,系統(tǒng)延時 221472ns。 rst 為器件的控制信號 ,為 /10 時器件工作 。 else S (i) =S (i1) XOR (G (i1) AND X)。event and CLK=1.) THEN CASE addr IS WHEN/000000=X=S (1)。 移位存儲器設計 為實現(xiàn)級數(shù) n值在 3~29 可調(diào)的 m序列 ,先生成一 個 29級的 Galois 型移位寄存器 ,該結構的第 29 位 D 觸發(fā)器的輸出是否反饋取決于級數(shù) n。 signal data1 : memory: = (/10000000000000000000000000000, /10000000000000000000000000000, /01000000000000000000000000000)。該結構由 FPGA 中內(nèi)嵌的 E2PROM 構成 ,只要圖 3 Galois 型 反饋系數(shù)表存儲器結構圖給定n,經(jīng)過級數(shù)調(diào)整模塊運算得到其相應地址 addr,即可從 E2PROM 的輸出端 feedfactor輸出其相應的反饋系數(shù)。下面介紹降低靜態(tài)功耗和動態(tài)功耗的設計技巧。 FPGA工具可能可以在這些方面提供幫助，并協(xié)助你解決這些問題，因此你必須確保了解你的工具包的功能。如 果某個特定塊所選擇的 I/O 標準需要參考電壓信號，記住先不要分配這些引腳。但不管是哪一種情況，在為 I/O 引腳分配信號時，都有一些需要牢記的共同步驟： 1. 使用一個電子數(shù)據(jù)表列出所有計劃的信號分配，以及它們的重要屬性，例如 I/O 標準、電壓、需要的端接方法和相關的時鐘。不久以前， Synplicity 與 Xilinx 宣布成立超大容量時序收斂聯(lián)合 工作小組，旨在最大程度地幫助系統(tǒng)設計工程師以更快、更高效的方式應用 65nm FPGA 器件。因此， FPGA 的使用非常靈活。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。允許他們的設計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 CPLD 邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA 通常是在幾萬到幾百萬。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設計者而改變，所以 FPGA 可以完成所需要的邏輯功能。 （ 4）編程與驗證：用得到的編程文件通過編程電纜配置 PLD，加入實際激勵，進行在線測試。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter 的協(xié)作設計。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。工程師使用同樣的低價位工具對 Stratix FPGA 進行功能驗證和原型設計，又可以設計 HardCopy Stratix 器件用于批量成品。 基于 FPGA 的ｍ序列發(fā)生器 11 4 開發(fā)工具簡介 Quartus II 簡介 Quartus174。其次，它在一定的信噪比時，能夠達到很好的測量精度，保證測量的單值性，比單脈沖雷達具有更高的距離分辨力和速度分辨力。而隨著擴頻速率的不斷提高，擴頻碼的長度急劇增加，利用計算機設計并驗證擴頻碼的各項指標能大大提高效率。 因此得 m 序列的自相關函數(shù)只有兩種取值 (1 和 1/p)。 游程特性 長度為 k的游程數(shù)占游程總數(shù) 的 1/2k。為了避免這種情況，需設置全 0 排除電路。如果反饋線所分布的級次是恰當?shù)模敲?，移位寄存器的狀態(tài)必然各態(tài)歷經(jīng)后才會循環(huán)。他又可分為線性反饋移存器和非線性反饋遺存器兩類。另外，為了實現(xiàn)高可靠的保密通信，也希望利用隨機噪聲。從原則上看，就可以用將一個長周期序列疊加在輸入序列上的方法來實現(xiàn)，并且疊加序列的周期越長越好。 (3)VHDL 與 CPLD 實現(xiàn) 由于 CPLD 的高集成度，而且 VHDL 語言編程較為方便，故可以大大減少電路的裝調(diào)的困難。算法運用 VHDL 語言編程，以 A1tera 的 QuartusⅡ軟件為開發(fā)平臺，給出了序列的仿真波形。偽噪聲發(fā)生器在測距、通信等領域的應用日益受到人們重視。 m 序列發(fā)生器的結構主要分為兩類，一類稱為簡單型碼序列發(fā)生器，另一類稱為模塊型碼序列發(fā)生器。因此，最早人們是企圖設計消除或減小通信系統(tǒng)的隨機噪聲，但是，有時人們也希望獲得隨機噪聲。目前廣泛應用的偽隨機噪聲都是由數(shù)字電路產(chǎn)生的周期序列（即濾波等處理后）得到的。不難看出，在任何一個時刻去觀察移位寄存器的狀態(tài)，必然是 n2 個狀態(tài)之一，其中每一狀態(tài)代表一個 n位的二進制數(shù)字；但是，必須把全 0 排斥在外，因為如果一個進入全 0，不論反饋線多少或在哪些級，這種狀態(tài)就不會再改變。其特性由移位寄存器的級數(shù)、初始狀態(tài)、反饋邏輯以及時鐘速率 (決定著輸出碼元的寬度 )所決定。 m序列一個周期經(jīng)歷 2n1個狀態(tài)，少一個全 0狀態(tài)（屬于偶數(shù)狀態(tài)），因此在一個周期中“ 1”的個數(shù)比“ 0”的個數(shù)多一個。記作 基于 FPGA 的ｍ序列發(fā)生器 6 經(jīng)過 j 次移位后， m 序列為 其中 ai+p=ai(以 p 為周期 )，以上兩序列的對應項相乘然后相加， 利用所得的總和 來衡量一個 m 序列與它的 j 次移位序列之間的相關程度，并把它叫做 m 序列(a1,a2,a3,?, ap)的自相關函數(shù)。擴展頻譜通信方式有許多優(yōu)點，如抗干擾、抗噪音、抗多徑衰落、低功率譜密度下工作、有保密性、可多址復用和任意選址、高精度測量等。該型雷達實質(zhì)上是一種連續(xù)波雷達，具有低截獲概率性，是一種體制新、性能高、適應現(xiàn)代高技術戰(zhàn)爭需要的雷達。就是說，可以用擴展信號的頻譜作為代價， 換取用很低信噪比傳送信號，同樣可以得到很低的差錯率。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。改進了軟件的 LogicLock 模塊設計功能，增添 了 FastFit 編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調(diào)試能力。此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 （ 3）仿真與定時分析：仿真和定時分析均屬于設計校驗，其作用是測試設計的邏輯功能和延時特性。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。另外一種方法是用 CPLD（復雜可編程邏輯器件備）。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻復雜的多。 三、 FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。超大容量和密度使復雜的布線變得更加不可預測，由此帶來更嚴重的時序收斂問題。不過，你不必獨自面對這些挑戰(zhàn)，因為在當前業(yè)內(nèi)領先的 FPGA 公司里工作的應用工程師每天都會面對這些問題，而且他們已經(jīng)提出了一些將令你的設計工作變得更輕松的設計指導原則和解決方案。 5. 按照受限制程度重新分配信號總線。然后通過使用供應商提供的工具或使用一個文本編輯器手動創(chuàng)建一個限制文件，為 I/O 標準和 SSO等增加必要的支持信息。漏電功耗是 CMOS工藝普遍存在的寄生效應引起的。這是一個不錯的行業(yè)，有很好的個人成功機會。 feedfactor : out std _ logic _ vector (0 to 27))。 end if。依此 類推。 END CASE。 END PROCESS。由圖 4 可知 ,m 序列的每一位的寬度均為一個時鐘周期 。由于其產(chǎn)生的速率快 ,且基本不受級數(shù) n 的影響 ,因而該 m 序列產(chǎn)生方法具有較強的適應性和較廣的應用范圍 ,尤其適用于級數(shù) n 可變基于 FPGA 的ｍ序列發(fā)生器 19 的應用場合。 仿真分析 在 QuartusII上對級數(shù) n分別為 3~29的 m序列發(fā)生器進行了仿真 ,給出了級數(shù) n分別為 3和 29 的 m序列發(fā)生器的仿真結果 (圖 51),并對系統(tǒng)的延時進行分析。 S (0) =X。 WHEN/110100=X=S (27)。如當輸入 addr [4, 0]為 00000 時 ,反饋信號 X=S(1),這樣就生成了