【正文】 ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，而且消耗更多的電能。 系統(tǒng)設計師可以根據需要通過可編輯的連接把 FPGA 內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、NOT）或者更復雜一些的組合功能比如解碼器或數學方程式。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。 在設計過程中，如 果出現(xiàn)錯誤，則需重新回到設計輸入階段，改正錯誤或調整電路后重新測試。定時分析器可通過三種不同的分析模式分別對傳播延時、時序邏輯性能和建立 /保持時間進行分析。 （ 3）仿真與定時分析：仿真和定時分析均屬于設計校驗，其作用是測試設計的邏輯功能和延時特性。 數字系統(tǒng)開發(fā)流程 （ 1）設計輸入：包括原理圖輸入、 HDL 文本輸入、 EDIF 網表輸入、波形輸入等幾種方式。 Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應商的開發(fā)工具相兼容。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。支持 MAX II CPLD 系列、 Cyclone 系列、 Cyclone II、 Stratix II 系列、 Stratix GX 系列等。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。該軟件具有開放性、與結構無關、多平臺、完全集成化、豐富的設計庫、模塊化工具等特點，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。改進了軟件的 LogicLock 模塊設計功能，增添 了 FastFit 編譯選項，推進了網絡編輯性能，而且提升了調試能力。該平臺 支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter 的協(xié)作設計。系統(tǒng)設計者現(xiàn)在能夠用 Quartus II 軟件評估 HardCopy Stratix 器件的性能和功耗，相應地進行最大吞吐量設計。 Altera Quartus II （ 和更高版本）設計軟件是業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設計流程的設計工具。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數字系統(tǒng)設計者的歡迎。 QuartusII design 是唯一一個包括以 timing closure 和 基于塊的設計流為基本特征的 programmable logic device (PLD)的軟件。 II design 是最高級和復雜的，用于systemonaprogrammablechip (SOPC)的設計環(huán)境。 通信加密 圖 31 m序列加密 m 序列自相關性較好，容易產生和復制 ，而且具有偽隨機性，利用 m 序列加密數字信號使加密后的信號在攜帶原始信息的同時具有偽噪聲的特 點，以達到在信號傳輸的過程中隱藏信息的目的；在信號接收端，再次利 用 m 序列 加以解密，恢復出原始信號。就是說，可以用擴展信號的頻譜作為代價， 換取用很低信噪比傳送信號，同樣可以得到很低的差錯率。 擴展頻譜技術的理論基礎是山農公式。最后，它具有較強的抗干擾能力，敵方要干擾這種寬帶雷達信號，將比干擾普通的雷達信號困難得多。首先，它是一種連續(xù)波雷達，可以較好地利用發(fā)射機的功率。該型雷達實質上是一種連續(xù)波雷達，具有低截獲概率性，是一種體制新、性能高、適應現(xiàn)代高技術戰(zhàn)爭需要的雷達。 在雷達信號設計中的應用 近年興起的擴展頻譜雷達所采用的信號是已調制的具有類似噪聲性質的偽隨機序列，它具有很高的距離分辨力和速度分辨力。 m序列是偽隨機序列中最重要的序列中的一種 ，是最長 的 線性移位寄存器序列。 擴頻通信的優(yōu)勢主要來自于偽隨機碼具有白噪聲的統(tǒng)計特性。擴展頻譜通信方式有許多優(yōu)點，如抗干擾、抗噪音、抗多徑衰落、低功率譜密度下工作、有保密性、可多址復用和任意選址、高精度測量等。 基于 FPGA 的ｍ序列發(fā)生器 9 3 m 序列的應用 擴展頻譜通信 擴展頻譜通信 (Spread Spectrum Communication)是將待傳送的信息數據被偽隨機編碼 (擴頻序列： Spread Sequence)調制，實現(xiàn)頻譜擴展后再傳輸，接收端則采用同樣的編碼進行解調及相關處理，恢復原始信息數據。 R(j)是一個周期函數，即 式中， k=1,2,?, p=(2n1)為周期。 另外由 m 序列的均衡性可知， 在一個周期中 0 比 1 的個數少一個， 故得 AD=1(j 為非零整數時 )或p(j 為零時 )。記作 基于 FPGA 的ｍ序列發(fā)生器 6 經過 j 次移位后， m 序列為 其中 ai+p=ai(以 p 為周期 )，以上兩序列的對應項相乘然后相加， 利用所得的總和 來衡量一個 m 序列與它的 j 次移位序列之間的相關程度，并把它叫做 m 序列(a1,a2,a3,?, ap)的自相關函數。例如原序列 {Xi}=1110010,那么右移 2 位的序列 {Xi2}=0011101. 自相關特性 M 序列具有非常重要的自相關特性。一個周期中長度為 1 的游程數占游程總數的 1/2；長度為 2的游程數占游程總數的 1/4；其中 1=k=n1。產生的 m 序列為 1110010，其中碼元為“ 1”的有 4個，碼元為“ 0”的有 3個，即在一個周期中“ 1”的個數比“ 0”多一個。 m序列一個周期經歷 2n1個狀態(tài)，少一個全 0狀態(tài)（屬于偶數狀態(tài)），因此在一個周期中“ 1”的個數比“ 0”的個數多一個。 基于 FPGA 的ｍ序列發(fā)生器 5 2 m 序列的性質 均衡性 在一個周期中， m 序列中“ 1”的個數比“ 0”的個數多一個。 （ 1）線性反饋移位寄存器的遞推關系式 遞推關系式又稱為反饋邏輯函數或遞推方程。當 初始狀態(tài)為全零狀態(tài)時，移位寄存器輸出全 0 序列。其特性由移位寄存器的級數、初始狀態(tài)、反饋邏輯以及時鐘速率 (決定著輸出碼元的寬度 )所決定。同時由于這種序列雖然是周期的，但當 n 足夠大時周期可以很長，在一個周期內 0 和 1 的排列有很多不同方式，對每一位來說是 0 還是 1，看來好像是隨機的， 所以又稱為偽隨機碼；又因為它的某一些性質和隨機噪聲很相似，所以又稱為偽噪聲碼（ PN 碼）。這里所謂 “ 各態(tài)歷經 ” 就是所有 12?n 個狀態(tài)都經過了。這個電路的輸出序列是從寄存器移出的，盡管移位寄存器的狀態(tài)每一移位節(jié)拍改變一次，但無疑地是循環(huán)的。不難看出，在任何一個時刻去觀察移位寄存器的狀態(tài)，必然是 n2 個狀態(tài)之一，其中每一狀態(tài)代表一個 n位的二進制數字；但是，必須把全 0 排斥在外，因為如果一個進入全 0，不論反饋線多少或在哪些級，這種狀態(tài)就不會再改變。 m 序列是最長線性反饋移存器序列的簡稱，它是由帶線性反饋的移存器產生的周期最長的一種序列 。由線性反饋遺存器產生出的周期最長的二進制數字序列，稱為最大長度線性反饋遺存器序列，通常簡稱為 m序列。 通常產生偽隨機序列的電路為一反饋移存器。目前廣泛應用的偽隨機噪聲都是由數字電路產生的周期序列（即濾波等處理后）得到的。 偽隨機噪聲具有類是與隨機噪聲的一些統(tǒng)計特性，同時又便于重復產生和處理。然而，利用隨機噪聲的最大困難是它難以產生和處理。 20 世紀 40 年代末，隨著通信理論的發(fā)展，仙農（ Shannon）就曾指出，在某種情況下，為了實現(xiàn)最有效的通信，應采用具有白噪聲的統(tǒng)計特性的信號。因此，最早人們是企圖設計消除或減小通信系統(tǒng)的隨機噪聲，但是，有時人們也希望獲得隨機噪聲。同時隨機噪聲在通信技術中，首先是作為有損通信質量的因素受到人們重視的。從理論上說，一個真正的隨機（二進制）序列的“周期”是無限長的，但是，采用這種序列時在接收端將無法產生相同的序列與之同步。 圖 11 m 列原理 圖 基于 FPGA 的ｍ序列發(fā)生器 2 擾碼的目的是使短周期輸入序列變?yōu)殚L周期的信道序列。 m