【正文】 if count4=6249999 then count4:=0。beginif rising_edge(clk) then if posting=39。variable dd0,dd1,dd2,dd3,dd4 : integer range 0 to 255。variable count0 : integer range 0 to 3249999。variable count3 : integer range 0 to 250000000。variable count4 : integer range 0 to 6250000。qq信號對應(yīng)SW=0時(shí)的檔位選擇信號SS，實(shí)現(xiàn)方波A和其他三種波形的頻率預(yù)置qqq= 500000 when ss=1000 else 5000000 when ss=0100 else 50000000 when ss=0010 else50000。signal addr : integer range 0 to 63。signal bcd00,bcd10,bcd20,bcd30 : integer range 0 to 9。signal bcd0,bcd1,bcd2,bcd3 : integer range 0 to 9。signal f : std_logic_vector( 7 downto 0 )。signal c : integer range 0 to 500000000。signal coun0 : integer range 0 to 250000000。signal tmp : integer range 0 to 9999。signal qqq : integer range 0 to 250000000。type unit is array(63 downto 0) of word。 波形、幅度數(shù)據(jù)輸出end keshe。 顯示輸出 shift : out std_logic_vector(3 downto 0)。 BCD碼輸入 p180 : out std_logic。 檔位選擇信號 sss : in std_logic_vector( 4 downto 0 )。 任意波鍵盤置入信號 u0,d0,sw : in std_logic。 時(shí)鐘信號輸入 set, clr, up, down, zu, zd : in std_logic。use 。use 。雖然課設(shè)完成了，但是我意識到，我對FPGA技術(shù)僅僅只是停留在入門的階段，想要有更大的發(fā)展，更深入的研究，還需要更多的努力與實(shí)踐。動(dòng)手實(shí)踐是理論知識得以靈活運(yùn)用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計(jì)工作的技術(shù)保證。還有進(jìn)行仿真之前需要自己建立仿真波形文件，才能進(jìn)行仿真等等，但在和老師、同學(xué)的交流下，最后我都解決了問題。此次課程設(shè)計(jì)暴露了我平時(shí)學(xué)習(xí)中的許多不足。開發(fā)環(huán)境常用的有Altera公司的Quartus II5小結(jié)通過這次FPGA課程設(shè)計(jì)，我對FPGA的基本原理有了進(jìn)一步的認(rèn)識。執(zhí)行對應(yīng)的順序語句，最后結(jié)束 CASE語句。 IF語句是一種條件語句，它根據(jù)語句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。二者都屬于流程控制語句。在程序設(shè)計(jì)中，主要使用的函數(shù)語句有兩種：Ifelse語句和casewhen語句。 Co=(a and b)or(a and Ci)or(b and Ci)。結(jié)構(gòu)體的名稱可以任取。其中數(shù)據(jù)流描述方式又被稱為寄存器（RTL）描述方式。第三部分是程序的結(jié)構(gòu)體，具體描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。END fulladder。ENTITY fulladder IS PORT(a,b,Ci:in std_logic。程序的實(shí)體名稱可以任意取，但必須與VHDL程序的文件名稱相同。use 。use 。 第一部分是程序包，程序包是用VHDL語言編寫的共享文件，定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體中將要用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計(jì)好的電路單元等，放在文件目錄名稱為IEEE的程序包庫中。 圖10 仿真波形文件建立 圖11 仿真波形參數(shù)設(shè)置仿真結(jié)果如下圖所示 圖12仿真波形 RTL視圖生成的RTL視圖如下 圖13 RTL視圖4程序分析一個(gè)VHDL語言的設(shè)計(jì)程序描述的是一個(gè)電路單元，這個(gè)電路單元可以是一個(gè)門電路，或者是一個(gè)計(jì)數(shù)器，也可以是一個(gè)CPU，一般情況下，一個(gè)完整的VHDL語言程序至少包括實(shí)體、結(jié)構(gòu)體和程序包三個(gè)部分。在波形文件編輯方式下，右鍵選擇insert添加信號節(jié)點(diǎn)，設(shè)置相應(yīng)的參數(shù)。 圖9 編譯結(jié)果 在編譯通過后，要建立后綴為vwf的仿真波形文件。 位碼輸出 dd, a : out std_logic_vector( 7 downto 0))。 預(yù)留接口 lcd : out std_logic_vector(7 downto 0)。 波形選擇信號 Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。 方波A、B的切換sw，和方波B的幅度調(diào)節(jié)按鍵 ss : in std_logic_vector( 3 downto 0 )。 各個(gè)波形特征的調(diào)節(jié)觸發(fā)信號 posting : in std_logic。port(clk : in std_logic。綜合時(shí)，信號y被添加到敏感信號表中。 end case。 when 9 = lcd(7 downto 1)=0000100。 when 7 = lcd(7 downto 1)=0001111。 when 5 = lcd(7 downto 1)=0100100。 when 3 = lcd(7 downto 1)=0000110。 when 1 = lcd(7 downto 1)=1001111。實(shí)際上，綜合工具在綜合的時(shí)候會自動(dòng)把這類信號添加到敏感信號表里，但仿真工具不會，而是完全按照代碼體現(xiàn)的語意來仿真。s sensitivity list2．Warning: Output pins are stuck at VCC or GND Warning (13410): Pin p180 is stuck at VCC第一個(gè)警告，在process里作為被判斷信號(if或者case后面的)或者賦值語句右端信號通常應(yīng)該寫在process的敏感信號表里。3仿真結(jié)果輸入相應(yīng)源代碼，點(diǎn)擊，得出結(jié)果如圖8 圖8編譯結(jié)果程序在編譯階段出現(xiàn)了八個(gè)警告，以下面兩個(gè)為例：1．Warning (10492): VHDL Process Statement warning at (232): signal y is read inside the Process Statement but isn39。如果編譯成功則源程序完全正確，否則應(yīng)該返回到出錯(cuò)處改正錯(cuò)誤直至編譯成功為止。輸入完成之后單擊保存圖標(biāo)并輸入相應(yīng)的文件名。即進(jìn)入VHDL語言編輯區(qū)如圖7所示。 圖3創(chuàng)建工程界面在圖2所示界面點(diǎn)擊NEXT按鈕出現(xiàn)對話框如圖3所示直接點(diǎn)next按鈕然后在出現(xiàn)的界面中選擇芯片出現(xiàn)如圖4所示界面。這里我將工程名取為：keshe。工程名和頂層文件可以一致也可以不同。在File菜單中選擇New Project Wizard選項(xiàng)啟動(dòng)項(xiàng)目向?qū)?。幅度顯示：用4個(gè)數(shù)碼管來顯示輸出波形的幅度。波形指示：每種波形具有一個(gè)選擇開關(guān)，而每個(gè)選擇開關(guān)與FPGA接口的一端都并有一個(gè)發(fā)光二極管，發(fā)光二極管起指示作用。波形DAC：根據(jù)輸入的波形數(shù)據(jù)（即FPGA輸出的數(shù)據(jù)），產(chǎn)生相應(yīng)的模擬波形的輸出。方波A：方波A產(chǎn)生也是由64個(gè)采樣點(diǎn)組成， 64個(gè)采樣點(diǎn)的數(shù)據(jù)只有“低電平”和“高電平” 2種狀態(tài)。任意波的頻率取決于讀取數(shù)據(jù)的速度。任意波：首先通過鍵盤把任意波形波形數(shù)據(jù)存儲在存儲器中。正弦波：通過循環(huán)不斷地從RAM中依次讀取正弦波一個(gè)周期在時(shí)域上64個(gè)采樣點(diǎn)的波形數(shù)據(jù)送入波形DAC，從而產(chǎn)生正弦波。語句，同時(shí)將tmp輸出，當(dāng)tmp=“11111111”；時(shí)，將tmp值清零，執(zhí)行下一個(gè)循環(huán)。程序中設(shè)置一個(gè)波形的起始點(diǎn)，經(jīng)過比較、計(jì)算得出波形的其他數(shù)值，將這些點(diǎn)依次連續(xù)輸出，從而實(shí)現(xiàn)波形的仿真。在實(shí)物設(shè)計(jì)中，可以使用D/A接口來實(shí)現(xiàn)波形信號的輸出。DDS技術(shù)是從相位概念出發(fā)之結(jié)合成所需要波形的一種頻率合成技術(shù)。本系統(tǒng)設(shè)計(jì)選定以FPGA作為系統(tǒng)控制核心的直接數(shù)字頻率合成實(shí)現(xiàn)方案。由于數(shù)字量的可操作性遠(yuǎn)遠(yuǎn)高于模擬量，采用DDFS的優(yōu)點(diǎn)在于頻率精度高、波形調(diào)節(jié)方便、且輸出波形毛刺少等。但模擬鎖相環(huán)模擬電路復(fù)雜，不易調(diào)節(jié)，成本較高，且由于受模擬器件的影響，波形變換調(diào)節(jié)時(shí)間較長，輸出波形的毛刺較多，因此模擬鎖相環(huán)實(shí)現(xiàn)在低頻（0~500KHz）信號發(fā)生系統(tǒng)中不是很好的方案。2設(shè)計(jì)方案模擬鎖相環(huán)實(shí)現(xiàn)模擬鎖相環(huán)技術(shù)是一項(xiàng)比較成熟的技術(shù)。QuartusII平臺支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。多功能波形發(fā)生器系統(tǒng)由以下四部分組成：輸入部分、FPGA部分、DAC、顯示部分組成。