【正文】 本科生課程設計成績評定表姓 名性 別專業(yè)、班級課程設計題目：多功能波形發(fā)生器的設計課程設計答辯或質(zhì)疑記錄：RTL視圖中為什么有64個輸出？答：設計產(chǎn)生正弦波、方波、三角波、鋸齒波4種周期性波形，每一種波形都有16個輸出端，位數(shù)越多，表示的精度越高。when 00111111= d=11111111 。when 00110111= d=11011001 。when 00101111= d=01111100 。when 00100111= d=00100010 。when 00011111= d=00000000 。when 00010111= d=00101011 。when 00001111= d=10001001 。when 00000111= d=11100001 。end process。 when 4 = lcd(7 downto 1)=1001100。lcd(0)=39。 elsif count499999 then y=bcd30。 shift=1011。process(clk) 輸出波形幅度（峰峰值）數(shù)據(jù)譯碼動態(tài)顯示variable count : integer range 0 to 499999。 elsif counter99 then counter:=counter100。 count0:=count0+1。 bcd01=0。 elsif count9999 then count:=count10000。 bcd30=bcd3。 bcd1=0。variable count : integer range 0 to 50004225。end if。139。 else amp0=00000000。up、down對4種波形幅度調(diào)節(jié)，u0、d0進一步對方波進行幅度調(diào)節(jié) if u0=39。139。 end if。 dd=amp0。波形線形疊加輸出 dd=ddd(9 downto 2)。139。139。 then dd1:=conv_integer(d)。 then if con=z then con=con+1。 end if。 end if。 else f=f+1。tmp=conv_integer(Data3)*1000+conv_integer(Data2)*100+conv_integer(Data1)*10+conv_integer(Data0)。139。039。 adr:=conv_integer(Data3)*10+conv_integer(Data2)。variable count1 : integer range 0 to 12500000。signal y : integer range 0 to 9。signal b : integer range 0 to 78125000。architecture behav of keshe issubtype word is std_logic_vector( 7 downto 0 )。 方波A、B的切換sw，和方波B的幅度調(diào)節(jié)按鍵 ss : in std_logic_vector( 3 downto 0 )。6參考文獻【1】潘松 黃繼業(yè). EDA技術與VHDL（第二版）.北京：清華大學出版社，【2】：【3】付家才. ：化學工業(yè)出版社，【4】漢澤西. ：北京航空航天大學出版社，【5】：四川大學出版社，【6】章彬宏 ：北京理工大學出版社，【7】劉艷萍 高振斌 ：國防工業(yè)出版社,7附錄源程序代碼library ieee。和Xilinx公司的ISE，本次課程設計選用的是Quartus II流程控制語句通過條件控制開關決定是否執(zhí)行一條或幾條語句或重復執(zhí)行一條或幾條語句或跳過一條或幾條語句 。結構體以表示ARCHITECHTURE開頭，以END結尾。實體的標示符是ENTITY，實體以ENTITY開頭，以END結束。實體給出電路單元的外部輸入輸出接口信號和引用信息，結構體給出了電路單元的內(nèi)部結構和信號的行為特點，程序包定義在設計結構體和實體中將用到的常數(shù)、數(shù)據(jù)類型、子程序和設計好的電路單元等。 顯示輸出 shift : out std_logic_vector(3 downto 0)。 時鐘信號輸入 set, clr, up, down, zu, zd : in std_logic。 when 8 = lcd(7 downto 1)=0000000。case y is 7段碼譯碼 when 0 = lcd(7 downto 1)=0000001。保存之后即可對源程序進行編譯。一個工程中可以有多個文件，但只能有一個頂層文件。調(diào)幅DAC：根據(jù)輸入的幅度調(diào)節(jié)數(shù)據(jù)（即FPGA輸出的數(shù)據(jù)），用來調(diào)節(jié)波形DAC的基準電壓，到達輸出波形幅度調(diào)節(jié)的目的。正弦波的頻率取決于讀取數(shù)據(jù)的速度。以正弦波為例，首先要按照一定的采樣點數(shù)將正弦波形一個周期的數(shù)據(jù)信息存于ROM表中，表中包含著一個周期正弦波的數(shù)字幅度信息，每個地址對應正弦波中0到360度范圍內(nèi)的一個相位點的幅度值，查找表時即是把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號，通過設置的輸出端口輸出。應用模擬鎖相環(huán)，可將基準頻率倍頻，或分頻得到所需的頻率，且調(diào)節(jié)精度可以做到相當高、穩(wěn)定性也比較好。 （7）用鍵盤或其他輸入裝置產(chǎn)生任意波形。 課設目的（1）懂得多功能波形發(fā)生器的結構組成（2）懂得利用FPGA芯片實現(xiàn)多種波形的產(chǎn)生方法（3）懂得一種復雜FPGA電路的設計 設計一個多功能波形發(fā)生器。此時傳統(tǒng)的信號發(fā)生器已經(jīng)無法滿足要求。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學等領域內(nèi)，如高頻感應加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的信號發(fā)生器。文中詳細地介紹了多種信號的發(fā)生理論、實現(xiàn)方法、實現(xiàn)過程、部分VHDL代碼以及利用Quartus仿真的結果。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)DDS技術，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。關鍵詞：VHDL D/A接口 Abstract Multi function signal generator has bee the most widely used in modern testing field of general instrument, and has represented one of the development direction of the source. Direct digital frequency synthesis (DDS) is a totaly digital frequency synthesis technology, which been put forward in the early 1970s. Using a lookup table method to synthetic waveform, it can satisfy any requirement of waveform produce. Due to the field programmable gates array (FPGA) with high integrity, high speed, and large storage properties, it can realize the DDS technology effectively, increase signal generator’s performance and reduce production costs. Firstly, this article introduced the function signal generator of the research background and DDS theory. Then, it described how to design a DDS module by VHDL, and introduced various signal occurs theory, method and the implementation process, VHDL code and simulation results. This paper also introduces the function of DE2 multimedia development platform, and pleted most of the functions of multifunction signal generator on DE2 platform finally. Including the occurrence of multiple signal and the manmachine interface which posed by LCD display and key input. Digitaltoanalog converters is DAC902, which produced by pany BURRBROWN. This signal generator can output eight different kinds of signals, and the frequency of the output signal, phase and modulation frequency signal also can be modifyed. Keywords: VHDL D/A Interface 多功能波形發(fā)生器的設計信號發(fā)生器又稱信號源或振蕩器，在生產(chǎn)實踐和科技領域中有著廣泛的應用。同時還有兩個突出問題，一是通過電位器的調(diào)節(jié)來實現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值；二是脈沖的占空比不可調(diào)節(jié)