基于fpga的外設(shè)電路-免費閱讀
【正文】 定做各專業(yè)論文，如需全文可聯(lián)系 2438635173程序如下：module keypad(clksy,x,y,key)。d0。d0。 //進(jìn)位信號 1 清零endalways (posedge clk66MHz)if(count2[7:0]==839。d999)begin count1[9:0]=1039。 output clk,clkss,clksy。整數(shù)分頻器的實現(xiàn)非常簡單，可采用標(biāo)準(zhǔn)的計數(shù)器，也可以采用可編程邏輯器件設(shè)計實現(xiàn)。4）數(shù)據(jù)修改模塊設(shè)計思路：當(dāng) sel 為 1 時，進(jìn)入修改狀態(tài)，檢測 flag 的值，flag 的值分別對應(yīng)各將被修改的數(shù)據(jù)，如圖 26。3）相關(guān)知識共陰數(shù)碼管如右圖 25 所示：每一條線分別對應(yīng)一個管腳，當(dāng)管腳為‘1’時，這條線為亮，當(dāng)管腳設(shè)置為‘0’ 時，這條線不亮。圖 23 鍵盤示意圖鍵盤需要響應(yīng)迅速，所以采用了 250Hz 信號，輸入由X1，X2，X3，X4；Y1,Y2,Y3,Y4 八根縱橫交錯的連接線組成，當(dāng)某根 X 連接線和Y 連接線同時為低電平時有效，例如當(dāng) X3，Y2 為低電平時，識別為“0”鍵，將輸出相應(yīng)信號供主程序識別。2） 輸出：六位 7 段數(shù)碼管。工程師使用同樣的低價位工具對 Stratix FPGA 進(jìn)行功能驗證和原型設(shè)計，又可以設(shè)計HardCopy Stratix 器件用于批量成品。， ， LCD1602供電電源。核心器件包括FPGA芯片Altera EP1C3T100和PLCC封裝的單片機STC89LE52。聯(lián)華眾科 FPGA 開發(fā)板 FA130 核心器件為 Altera Cyclone 系列的 EP1C3，配置芯片為 EPCS1，F(xiàn)A130 上可以運行 SOPC Builder 制作的簡單的工程。 keyboard functions: application of 4 * 4 determinant keyboard, numbers 09 can be directly imported。其外設(shè)電路作為芯片與外界輸入方式之一，是十分具有研究價值的。關(guān)鍵字：行列式鍵盤、 LED 顯示器、時鐘、Verilog HDL。另時鐘產(chǎn)生模塊采用 FPGA 硬件內(nèi)置 66MHz 分頻，產(chǎn)生250Hz，5Hz，1Hz 信號供時鐘模塊，輸入輸出模塊使用。同時 FA130 還包括詳細(xì)的使用手冊和豐富的配套資料，非常適合FPGA，VHDL ，Verilog 開發(fā)學(xué)習(xí)者使用。IMP812T的復(fù)位門限（Reset Threshold）為 ，輸出的復(fù)位信號同時提供給FPGA芯片和單片機使用，F(xiàn)A130 上EP1C3和51 單片機 電源電壓。其他資源還包括8位撥碼開關(guān)，連接到EP1C3上。改進(jìn)了軟件的 LogicLock 模塊設(shè)計功能，增添 了 FastFit 編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。圖 22 分頻示意圖 行列式鍵盤設(shè)計方案定做各專業(yè)論文，如需全文可聯(lián)系 2438635173行列式鍵盤的工作方式是讀取行列線的狀態(tài)，查看是否有按鍵按下。分時使用顯示器驅(qū)動電路。完成時鐘的設(shè)計。系統(tǒng)發(fā)展的趨勢是數(shù)字化和集成化，而 CPLD/FPGA 作為可編程 ASIC（專用集成電路）器件，它將在數(shù)字邏輯系統(tǒng)中發(fā)揮越來越重要的作用。 如果寄存器 3 等于 49，則寄存器 4 清零，clkss 取反，根據(jù)以上結(jié)果可得 clkss每秒取反 10 次，即可得 clkss=5Hz。reg[5:0] count4。d1。d1。 //clk=1Hzendelse count3[7:0]=count3[7:0]+cin2。鍵盤去抖功能：按鍵在閉合和斷開時，觸點會存在抖動現(xiàn)象，本設(shè)計采用250Hz 低頻信號，觸發(fā)判定為 clk 信號上升沿和下降沿，也就是在 40ms 時間內(nèi)會有兩次判定，如果兩次判定均為同一鍵位，則輸出鍵值，否則輸出為 0，可以消除觸點抖動的負(fù)面作用。 //4*4 key ,low activeoutput[5:0] key。endmodule 行列式鍵盤程序設(shè)計相對 if 語句只有兩個分支而言，else 語句是一種多分支語句，故 case 語句多用于條件譯碼電路，本設(shè)計的行列式鍵盤模塊采用 case 語句鍵盤譯碼。d0。 clksy=~clksy。d1。reg[6:0] count2。程序每當(dāng)檢測到內(nèi)置時鐘上升沿，計數(shù)寄存器 1 自加1，如果寄存器 1 等于 999，則寄存器 1 置 0，寄存器 2 自加 1，如果寄存器 2 等于131，則 clksy 取反，寄存器3，寄存器 4 均自加 1，寄存器 2 清零，F(xiàn)s=fx/ns=50M/[(999+1)*(131+1)]=500,可得 clksy 每秒鐘取反 500 次，即可得 clksy=250Hz， 圖 31 分頻程序流程圖 同理寄存器 3 和寄存器 4 每 1/500 秒自加 1。6）顯示輸出模塊設(shè)計思路：將時鐘顯示緩存寄存器的數(shù)據(jù)賦值給輸出管腳。圖 25 數(shù)碼管示意圖 頂層模塊設(shè)計方案此模塊為系統(tǒng)核心模塊，大部分的功能都由此模塊完成。這種方式是很直觀的，但在計數(shù)器設(shè)計時，這樣的驗證方式就顯得很不直觀，尤其當(dāng)計數(shù)器的位數(shù)增加時（如百進(jìn)制計數(shù)） ，太多的發(fā)光管將使結(jié)果的獨處非常困難。如圖 21 所示：圖 21 系統(tǒng)設(shè)計
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