【正文】 end initial begin //寫數(shù)據(jù)// forever// wr=0。 clk = 0。 reg spidi。b1。 dstate = 839。 dataout =dreceive。d19: begin spics = 139。d18: begin spics = 139。 end 839。 end 839。d15。d14。 dstate = 839。 dstate = 839。 dreceive[4] =spidi。b1。b0。 spiclk = 139。 spiclk = 139。b0。b0。d3: begin spics = 139。b0。 spiclk = 139。b1。 spido = 139。b1。 dstate = 839。d19。d18。d17。d16。d15。d14。d13。d12。d11。d10。d9。d8。d7。d6。d5。d4。d3。 end 839。d1: begin spics = 139。b0。 dstate = 839。 dstate = 839。 dstate = 839。b1。b01。 //接收數(shù)據(jù)輸出 reg spics。 //時鐘信號 input rd。我們假設主機的 8 位寄存器 SPIDATA1 內(nèi)的數(shù)據(jù)是10101010，而從機的 8 位寄存器 SPIDATA2 內(nèi)的數(shù)據(jù)是 01010101，在上升沿的時候發(fā)送數(shù)據(jù)，在下降沿的時候接收數(shù)據(jù)，最高位的數(shù)據(jù)先發(fā)送，主機和從機之間全雙工通信，也就是說兩個 SPI接口同時發(fā)送和接收數(shù)據(jù)，如圖所示。 （3）SPI2 模式下的 CPOL 為 1，SCK的空閑電平為高；CPHA 為 0，數(shù)據(jù)在串行同步時鐘的第1個跳變沿（由于 CPOL 為高，因此第 1 個跳變沿只能為下降沿）時數(shù)據(jù)被采樣。二、SPI工作模式SPI由工作方式的不同，可分為兩種模式：主模式和從模式（1） 主模式將Master的數(shù)據(jù)傳送給Slave，8位數(shù)據(jù)傳送，傳送完畢，申請中斷，如圖所示：MOSIMOSISCLKSCLK SPI工作主模式（2） 從模式此時，從控制器從SIMO引腳接收串行數(shù)據(jù)并把數(shù)據(jù)移入自身移位寄存器的最低位或最高位。 　　要注意的是，SCK信號線只由主設備控制，從設備不能控制信號線。 （1）MOSI – 主設備數(shù)據(jù)輸出，從設備數(shù)據(jù)輸入 （2）MISO – 主設備數(shù)據(jù)輸入，從設備數(shù)據(jù)輸出 （3）SCLK – 時鐘信號，由主設備產(chǎn)生 （4）CS – 從設備使能信號，由主設備控制　　其中CS是控制芯片是否被選中的，也就是說只有片選信號為預先規(guī)定的使能信號時（高電位或低電位），對此芯片的操作才有效。SPI總線系統(tǒng)可直接與各個廠家生產(chǎn)的多種標準外圍器件直接接口，該接口一般使用4條線：串行時鐘線（SCK）、主機輸入/從機輸出數(shù)據(jù)線MISO、主機輸出/從機輸入數(shù)據(jù)線MOST和低電平有效的從機選擇線SS(有的SPI接口芯片帶有中斷信號線INT或INT、有的SPI接口芯片沒有主機輸出/從機輸入數(shù)據(jù)線MOSI)。數(shù)據(jù)輸出通過 SDO線，數(shù)據(jù)在時鐘上升沿或下降沿時改變，在緊接著的下降沿或上升沿被讀取。不同的SPI設備的實現(xiàn)方式不盡相同，主要是數(shù)據(jù)改變和采集的時間不同，在時鐘信號上沿或下沿采集有不同定義，具體請參考相關器件的文檔。其中，時鐘極性表示時鐘信號在空閑時的電平；時鐘相位決定數(shù)據(jù)是在 SCK的上升沿采樣還是下降沿采樣。四、SPI協(xié)議SPI接口是一種事實標準，并沒有標準協(xié)議，大部分廠家都是參照Motorola的SPI接口定義來設計的，但正因為沒有確切的版本協(xié)議，不同廠家產(chǎn)品的SPI接口在技術上存在一定的差別，容易引起歧義，有的甚至無法互聯(lián)（需要用軟件進行必要的額修改）。1010101010101010101010101010101010101010101010100011第一個上升沿第一個下降沿五、仿真實現(xiàn) SPI時序圖如下圖所示： 下圖是基于Xilinx的Spartan3E平臺采用Verilog語言編譯仿真后的SPI接口時序圖： 附錄Verilog源代碼如下所示：`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 00:34:32 04/09/2013 // Design Name: // Module Name: spi // Project Name: // Target Devices: // Tool versions: // Description: //// Dependencies: //// Revision: // Revision File Created// Additional Comments: ////////////////////////////////////////////////////////////////////////////////////module spi(rst,clk,rd,wr,datain,spics,spiclk,spido,spidi,dataout )。//spi片選信號 output spiclk。 parameter idle = 239。 spiclk = 139。b1。amp。amp。 end end 239。 dstate = 839。b1。