基于fpga的spi接口設計-文庫吧資料
2025-06-24 15:35本頁面
【正文】 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 //發(fā)送數據最高位 dstate = 839。b1。b0。 end 839。 dstate = 839。 spido = 139。 spiclk = 139。d2: begin spics = 139。d2。b1。b1。b0。 end 839。 dstate = 839。 spido = 139。 spiclk = 139。d0: //產生片選信號 begin spics = 139。 end end 239。 dstate = 839。d0。b0)) //接收數據轉換 begin spistate = receive_data。amp。 end else if((wr==139。d0。b1)) //發(fā)送數據轉換 begin spistate = send_data。amp。b00: begin if((wr==139。d0。b1。b1。b1。 end always(posedge clk) begin if(!rst) begin spistate = idle。 spido = 139。 spiclk = 139。 initial begin spics = 139。 parameter receive_data = 239。 parameter send_data = 239。 parameter idle = 239。 reg [7:0] dataout,dstate,dsend,dreceive。 reg spiclk。 //spi數據輸出信號 output [7:0] dataout。//spi片選信號 output spiclk。//spi數據輸入信號 input [7:0] datain。 //接收數據命令 input wr。 //置位信號，低有效 input clk。1010101010101010101010101010101010101010101010100011第一個上升沿第一個下降沿五、仿真實現 SPI時序圖如下圖所示： 下圖是基于Xilinx的Spartan3E平臺采用Verilog語言編譯仿真后的SPI接口時序圖： 附錄Verilog源代碼如下所示：`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 00:34:32 04/09/2013 // Design Name: // Module Name: spi // Project Name: // Target Devices: // Tool versions: // Description: //// Dependencies: //// Revision: // Revision File Created// Additional Comments: ////////////////////////////////////////////////////////////////////////////////////module spi(rst,clk,rd,wr,datain,spics,spiclk,spido,spidi,dataout )。然后當下降沿到來的時候，SPIDATA1 將鎖存 MISO 線上的電平，并將其移入其最低位，同樣的，SPIDATA2 將鎖存 MOSI 線上的電平，并將其移入最低位。從圖中我們也可以看到，SPIDATA 移位寄存器總是將最高位的數據移出，接著將剩余的數據分別左移一位，然后將接收到得數據移入其最低位。SPI 協議是一個環(huán)形總線結構，其時序其實比較簡單，主要是在時鐘脈沖 SCK 的控制下，兩個雙向移位寄存器 SPI數據
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