【正文】 譯器NiosⅡIDE編譯環(huán)境自動(dòng)生成一個(gè)基于用戶特定系統(tǒng)配置（SOPC Builder生成的PTF文件）的makefile。NiosⅡIDE基于開放式的、可拓展的Eclipse ID project工程以及Eclipse C/C++開發(fā)工具（CDT）工程。NiosⅡ IDE提供了一個(gè)統(tǒng)一的開發(fā)平臺(tái)，用于所有NiosⅡ處理器系統(tǒng)。（2）NiosⅡ介紹NiosⅡ集成開發(fā)環(huán)境（IDE）是NiosⅡ系列嵌入式處理器的基本軟件開發(fā)工具。此外，Quartus Ⅱ通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。QuartusⅡ支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。QuartusⅡ可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。GXSOC/SOPCDevLab Platform ： GXSOC/SOPCDevLab Platform 結(jié)構(gòu)示意圖 軟件開發(fā)平臺(tái)開發(fā)工程師可以使用VHDL語(yǔ)言、VerilogHDL語(yǔ)言、原理圖輸入等多種方式，利用Altera公司提供的Quartus II及Nios II軟件進(jìn)行編譯、下載，并通過北京革新科技有限公司GXSOC/SOPCEP2C35M672創(chuàng)新開發(fā)試驗(yàn)平臺(tái)進(jìn)行結(jié)果驗(yàn)證。 開發(fā)試驗(yàn)平臺(tái)簡(jiǎn)介 硬件開發(fā)平臺(tái)GXSOC/SOPCDevLab Platform 開發(fā)試驗(yàn)平臺(tái)采用Altera公司的Cyclone系列的FPGA為核心，整個(gè)系統(tǒng)采用模塊化設(shè)計(jì)，各個(gè)模塊之間可以自由組合，大大提高試驗(yàn)平臺(tái)的靈活性。軟件設(shè)計(jì)簡(jiǎn)單，但有其缺點(diǎn)，硬件設(shè)計(jì)相比復(fù)雜些，但是其靈活性強(qiáng)，可以讓微處理器省出資源。因此，本次設(shè)計(jì)便選用了SPI通信接口完成。同時(shí)可編程邏輯也有自身的優(yōu)點(diǎn)。這使得與SPI有關(guān)的軟件就相當(dāng)簡(jiǎn)單，使CPU有更多的時(shí)間處理其他事務(wù)。：微處理器微處理器接口SPI總線接口adr_i[1:0]dat_i[7:0]dat_o[7:0]int_owe_ics_omiso_imosi_osck_orst_i 介于SPI的FPGA設(shè)計(jì)系統(tǒng)框架SPI接口的設(shè)計(jì)在實(shí)際應(yīng)用中，許多單片機(jī)已經(jīng)采用了SPI接口，可見SPI接口應(yīng)用很廣泛，只要高級(jí)點(diǎn)的單片機(jī)，都自帶SPI接口，并且如DSP等也集成了SPI接口，可見大多芯片都趨向于用硬件實(shí)現(xiàn)而非軟件實(shí)現(xiàn)。當(dāng)此微處理器處于主機(jī)模式時(shí)，就能與從機(jī)進(jìn)行通信，當(dāng)此微處理器處于從機(jī)模式時(shí)，就能與另一主機(jī)通信。通過對(duì)SPI的結(jié)構(gòu)的了解可以設(shè)計(jì)一個(gè)系統(tǒng)框架，按照框架完成輸入輸出的功能。（4）傳輸距離有限，最大傳輸距離標(biāo)準(zhǔn)值為50英尺，實(shí)際上也只能用在15米左右。（2）傳輸速率較低，在異步傳輸時(shí)，波特率為20Kbps；因此在“南方的老樹51CPLD開發(fā)板”中，綜合程序波特率只能采用19200，也是這個(gè)原因。設(shè)計(jì)校驗(yàn)基于FPGA的RS232功能的UART的設(shè)計(jì)與實(shí)現(xiàn)，它包括設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)驗(yàn)證3個(gè)相互有關(guān)的步驟。所謂波特率，指單位時(shí)間內(nèi)傳送二進(jìn)制數(shù)據(jù)的位數(shù)，以位/秒為單位，是衡量串行數(shù)據(jù)傳輸快慢的重要指標(biāo)。其中，數(shù)據(jù)可以事先約定為5位、6位、7位或者8位；奇偶校驗(yàn)位根據(jù)事先約定由對(duì)數(shù)據(jù)位按位進(jìn)行異或或者同或而得到，它不是必須的。RS232接口是現(xiàn)在主流的串行通信接口之一。該標(biāo)準(zhǔn)規(guī)定采用一個(gè)25個(gè)腳的DB25連接器，對(duì)連接器的每個(gè)引腳的信號(hào)內(nèi)容加以規(guī)定，還對(duì)各種信號(hào)的電平加以規(guī)定。 基于FPGA的RS232通信接口系統(tǒng)RS232接口是1970年由美國(guó)電子工業(yè)協(xié)會(huì)（EIA）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計(jì)算機(jī)終端生產(chǎn)廠家共同制定的用于串行通訊的標(biāo)準(zhǔn)。以此，便可以進(jìn)行SPI結(jié)構(gòu)設(shè)計(jì)了。從而可以確定本次設(shè)計(jì)的工作模式，以及設(shè)計(jì)所的傳輸模式，并且通過介紹的協(xié)議舉例來(lái)通過此協(xié)議來(lái)設(shè)計(jì)SPI系統(tǒng)結(jié)構(gòu)。1010101010101010101010101010101010101010101010100011第一個(gè)上升沿第一個(gè)下降沿 本章小結(jié)本章通過對(duì)SPI的原理分析，介紹其首發(fā)原理及基本結(jié)構(gòu)，再介紹其工作模式，再介紹其傳輸模式和協(xié)議距離。然后當(dāng)下降沿到來(lái)的時(shí)候，SPIDATA1 將鎖存 MISO 線上的電平，并將其移入其最低位，同樣的，SPIDATA2 將鎖存 MOSI 線上的電平，并將其移入最低位。從圖中我們也可以看到，SPIDATA 移位寄存器總是將最高位的數(shù)據(jù)移出，接著將剩余的數(shù)據(jù)分別左移一位，然后將接收到得數(shù)據(jù)移入其最低位。SPI 協(xié)議是一個(gè)環(huán)形總線結(jié)構(gòu)，其時(shí)序其實(shí)比較簡(jiǎn)單，主要是在時(shí)鐘脈沖 SCK 的控制下，兩個(gè)雙向移位寄存器 SPI數(shù)據(jù)寄存器數(shù)據(jù) 進(jìn)行數(shù)據(jù)交換。 SPI協(xié)議SPI接口是一種事實(shí)標(biāo)準(zhǔn)，并沒有標(biāo)準(zhǔn)協(xié)議，大部分廠家都是參照Motorola的SPI接口定義來(lái)設(shè)計(jì)的，但正因?yàn)闆]有確切的版本協(xié)議，不同廠家產(chǎn)品的SPI接口在技術(shù)上存在一定的差別，容易引起歧義，有的甚至無(wú)法互聯(lián)（需要用軟件進(jìn)行必要的額修改）。由于每一種模式都與其他三種不兼容，因此為了完成主、從設(shè)備間的通訊，主、從設(shè)備的 CPOL 和 CPHA 必須有相同的設(shè)置。 （4）SPI3 模式下的 CPOL 為 1，SCK的空閑電平為高；CPHA 為 1，數(shù)據(jù)在串行同步時(shí)鐘的第 2 個(gè)跳變沿（由于 CPOL 為高，因此第 1 個(gè)跳變沿只能為上升沿）時(shí)數(shù)據(jù)被采樣。 （2）SPI1 模式下的 CPOL 也為 0，SCK的空閑電平為低；但是 CPHA 為 1，數(shù)據(jù)在串行同步時(shí)鐘的第二個(gè)跳變沿（由于 CPOL 為低，因此第 2 個(gè)跳變沿只能為下降沿）時(shí)數(shù)據(jù)被采樣。其中，時(shí)鐘極性表示時(shí)鐘信號(hào)在空閑時(shí)的電平；時(shí)鐘相位決定數(shù)據(jù)是在 SCK的上升沿采樣還是下降沿采樣。 SPI傳輸模式SPI 的工作模式分為主模式和從模式，二者都需要在 SCK 的作用下才能工作；但主模式不需要 CS 信號(hào)，而從模式必須在 CS 信號(hào)有效的情況下才能完成。要注意的是，其是在主控制器輸出時(shí)鐘SCLK的控制下，在SCLK的上升沿或者下降沿讀出一個(gè)數(shù)據(jù)輸出給主設(shè)備。在多個(gè)從設(shè)備的系統(tǒng)中，每個(gè)從設(shè)備需要獨(dú)立的使能信號(hào)，硬件上比I2C系統(tǒng)要稍微復(fù)雜一些。不同的SPI設(shè)備的實(shí)現(xiàn)方式不盡相同，主要是數(shù)據(jù)改變和采集的時(shí)間不同，在時(shí)鐘信號(hào)上沿或下沿采集有不同定義，具體請(qǐng)參考相關(guān)器件的文檔。也就是說，主設(shè)備通過對(duì)SCK時(shí)鐘線的控制可以完成對(duì)通訊的控制。同樣，在一個(gè)基于SPI的設(shè)備中，至少有一個(gè)主控設(shè)備。這樣，在至少8次時(shí)鐘信號(hào)的改變（上沿和下沿為一次），就可以完成8位數(shù)據(jù)的傳輸。數(shù)據(jù)輸出通過 SDO線，數(shù)據(jù)在時(shí)鐘上升沿或下降沿時(shí)改變，在緊接著的下降沿或上升沿被讀取。通訊是通過數(shù)據(jù)交換完成的，這里先要知道SPI是串行通訊協(xié)議，也就是說數(shù)據(jù)是一位一位的傳輸?shù)?。這就允許在同一總線上連接多個(gè)SPI設(shè)備成為可能。在SCLK的下降沿上數(shù)據(jù)改變，同時(shí)一位數(shù)據(jù)被存入移位寄存器。在多個(gè)從器件的系統(tǒng)中，每個(gè)從器件需要獨(dú)立的是能信號(hào)，硬件上比I2C系統(tǒng)要稍微復(fù)雜一些。也是所有基于SPI的設(shè)備共有的，它們是SDI（數(shù)據(jù)輸入），SDO（數(shù)據(jù)輸出），SCK（時(shí)鐘），CS（片選）。SPI總線系統(tǒng)可直接與各個(gè)廠家生產(chǎn)的多種標(biāo)準(zhǔn)外圍器件直接接口，該接口一般使用4條線：串行時(shí)鐘線（SCK）、主機(jī)輸入/從機(jī)輸出數(shù)據(jù)線MISO、主機(jī)輸出/從機(jī)輸入數(shù)據(jù)線MOST和低電平有效的從機(jī)選擇線SS(有的SPI接口芯片帶有中斷信號(hào)線INT或INT、有的SPI接口芯片沒有主機(jī)輸出/從機(jī)輸入數(shù)據(jù)線MOSI)。SPI有三個(gè)寄存器，分別為：控制寄存器SPCR，狀態(tài)寄存器SPSR，數(shù)據(jù)寄存器SPDR。 SPI介紹SPI接口的全稱是“Serial Peripheral Interface”，意為串行外圍接口。 本章小結(jié)本章主要介紹了SPI的背景，及研究的目的與意義，進(jìn)而可以知道SPI提出的目的以及其現(xiàn)階段的發(fā)展?fàn)顩r，從而可以對(duì)SPI的這些理解達(dá)到舉一反三的目的，體現(xiàn)了本課題研究的意義與價(jià)值。在這種架構(gòu)下，應(yīng)用FPGA來(lái)構(gòu)建SPI通信接口是切實(shí)可行的。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電路的修改和維護(hù)很方便。SPI接口是一種事實(shí)標(biāo)準(zhǔn)，并沒有標(biāo)準(zhǔn)協(xié)議，大部分廠家都是參照Motorola的SPI接口定義來(lái)設(shè)計(jì)的，但正因?yàn)闆]有確切的版本協(xié)議，不同廠家產(chǎn)品的SPI接口在技術(shù)上存在一定的差別，容易引起歧義，有的甚至無(wú)法互聯(lián)（需要用軟件進(jìn)行必要的額修改）。SPI接口的擴(kuò)展有硬件和軟件兩種方法,軟件模擬SPI接口方法雖然簡(jiǎn)單方便,但是速度受到限制，在高速且日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無(wú)法滿足系統(tǒng)要求，所以采用硬件的方法實(shí)現(xiàn)最為切實(shí)可行。這就凸現(xiàn)SPI的好處。當(dāng)然，串口通信還有其他的接口方式，SPI接口和UART相比，多了一條同步時(shí)鐘線，對(duì)通信雙方的時(shí)序要求不嚴(yán)格不同設(shè)備之間可以很容易結(jié)合，而且通信速度非?？臁PI，是一種高速的，全雙工，同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時(shí)為PCB的布局上節(jié)省空間，提供方便，正是出于這種簡(jiǎn)單易用的特性，現(xiàn)在越來(lái)越多的芯片集成了這種通信協(xié)議，在現(xiàn)代通信接口技術(shù)中得到了廣泛應(yīng)用，因此本課題研究有一定的市場(chǎng)價(jià)值和科研價(jià)值。 為此，串行傳輸已經(jīng)成為當(dāng)今外設(shè)接口的主流傳輸方式，為此，摩托羅拉公司開發(fā)出了同步外設(shè)接口(SPI)，并隨著時(shí)間不斷改進(jìn)，由于其占用線的資源少，且穩(wěn)定可靠，該總線大量用在與EEPROM、ADC、FLASH和顯示驅(qū)動(dòng)器之類的慢速外設(shè)器件通信，現(xiàn)在很多單片機(jī)等都有SPI模塊來(lái)連接外圍設(shè)備，從而使主機(jī)與外設(shè)傳輸數(shù)據(jù)更加方便。 （2）并行傳輸速率提升困難的最主要原因是同步問題 并行傳輸時(shí)，發(fā)送器是同時(shí)將8位信號(hào)電平加在信號(hào)線上，電信號(hào)雖然是以光速傳輸?shù)?，但仍有延遲，因此8位信號(hào)不是嚴(yán)格同時(shí)到達(dá)接受端，速率小時(shí)，由于每一字節(jié)在信號(hào)線上的持續(xù)時(shí)間較長(zhǎng)，這種到達(dá)時(shí)間上的不同步并不嚴(yán)重，隨著傳輸速率的增加，與8位信號(hào)到達(dá)時(shí)間的差異相比，每一字節(jié)的持續(xù)時(shí)間顯得越來(lái)越短，最終導(dǎo)致前一字節(jié)的某幾位與后一字節(jié)的幾位同時(shí)到達(dá)接受端，這就造成了傳輸失敗，而且隨著信號(hào)線的加長(zhǎng)這種現(xiàn)象還會(huì)越發(fā)嚴(yán)重，直至無(wú)法使用——這是并口傳輸?shù)闹旅秉c(diǎn)。但如果加強(qiáng)屏蔽，減小信號(hào)線間的耦合電容，是可以繼續(xù)增大傳輸速率的，不過這將變得不現(xiàn)實(shí)，因?yàn)檫@必然導(dǎo)致信號(hào)線將耗用更多金屬，截面積更大。 如果按每次傳送的數(shù)據(jù)流量來(lái)