基于fpga的spi接口設(shè)計(jì)(參考版)
2025-06-21 15:35本頁面
【正文】 b10101010。 rd=1。 end initial begin //復(fù)位信號(hào)的撤銷 rst=1。 // Wait 100 ns for global reset to finish 100。 datain = 0。 rd = 0。 initial begin // Initialize Inputs rst = 0。 // Instantiate the Unit Under Test (UUT) spi uut ( .rst(rst), .clk(clk), .rd(rd), .wr(wr), .datain(datain), .spics(spics), .spiclk(spiclk), .spido(spido), .spidi(spidi), .dataout(dataout)// .dataout(datain) )。 wire spido。 // Outputs wire spics。 reg [7:0] datain。 reg rd。 // Inputs reg rst。 spistate = idle。 spido = 139。 spiclk = 139。 end endcase end default: begin spics = 139。d0。b1。b1。b1。 end 839。d20。b1。b0。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。 spiclk = 139。d17: begin spics = 139。d17。 dreceive[1] =spidi。 spiclk = 139。d16: begin spics = 139。d16。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。 spiclk = 139。d13: begin spics = 139。d13。 dreceive[3] =spidi。 spiclk = 139。d12: begin spics = 139。d12。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。 spiclk = 139。d9: begin spics = 139。d9。 dreceive[5] =spidi。 spiclk = 139。d8: begin spics = 139。d8。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。 spiclk = 139。d5: begin spics = 139。d5。 //下降沿?cái)?shù)據(jù)讀取 dreceive[7] =spidi。 spiclk = 139。d4: begin spics = 139。d4。b1。b0。 end 839。 dstate = 839。 spido = 139。 spiclk = 139。d2: begin spics = 139。d2。b1。b1。b0。 end 839。 dstate = 839。 spido = 139。 spiclk = 139。d0: begin spics = 139。 end endcase end 239。b1。b1。b1。 spistate = idle。 dstate = 839。 spido = 139。 spiclk = 139。d20: begin spics = 139。d20。b1。b1。b1。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。b1。b0。 end 839。 dstate = 839。b0。b0。 end 839。 dstate = 839。b1。b0。
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1