基于fpga的高速usb通信接口的設(shè)計(jì)-開題報(bào)告(參考版)
2024-11-14 03:44本頁面
【正文】 其次，系統(tǒng)上電后，插入 USB時(shí)， FX2通過電纜會自動枚舉且下載固件程序到 CY7C68013內(nèi)部 8KB的 RAM中，然后 USB將執(zhí)行固件程序； 最后，由系統(tǒng)應(yīng)用程序?qū)⑴渲脭?shù)據(jù)傳送至 CY7C68013的 EP2端點(diǎn)緩沖區(qū)中， USB運(yùn)行固件程序?qū)⑴渲脭?shù)據(jù)被動串行方式發(fā)送至 FPGA，此時(shí)，配置過程結(jié)束。 S I EE P 2E P 6外 部邏 輯P CU S B收 發(fā) 器C Y 7 C 6 8 0 1 3 A 圖 Slave FIFO 傳輸示意圖 FPGA芯片的配置 FPGA采用 Altera公司的 CYCLONE芯片，它是 Altera中等規(guī)模 FPGA， 2020年推出， ,供電，與 Stratix結(jié)構(gòu)類似，是一種低成本 FPGA系列 ，是目前主流產(chǎn)品，其配置芯片也改用全新的產(chǎn)品。因?yàn)楸ＷC計(jì)算機(jī)在接收到數(shù)據(jù)后每一行數(shù)據(jù)能夠?qū)R，所以要對 EP6AUTOINLEN寄存器進(jìn)行設(shè)置：將 EP6AUTOINLEN的值設(shè)置為 512。端點(diǎn) 6的緩沖區(qū)長度可以被配置為 512字節(jié)，也可以被配置為 1024字節(jié)，緩沖區(qū)的深度可以是 2級、 3級或 4級。端點(diǎn) 8用于進(jìn)行大數(shù)據(jù)量的傳輸，它們既可以配置為 IN端點(diǎn)也可以配置 OUT端點(diǎn)，并且支持全部四種傳輸方式。其中，端點(diǎn) 0為默認(rèn)的控制端點(diǎn)，是唯一的一個(gè)雙向端點(diǎn)，其只有一個(gè)緩沖區(qū)，最大包長度為 64字節(jié)，用于 USB設(shè)備本身的配置。在 USB固件的開發(fā)過程中，使用 股價(jià)架構(gòu)進(jìn)行固件的開發(fā)。因此， USB固件程序設(shè)計(jì)主要完成的工作有：使用 slave FIFO方式對 FIFO的數(shù)據(jù)存數(shù)器寫數(shù)據(jù)，完成數(shù)據(jù)在 FPGA和計(jì)算機(jī)間的單向傳輸。 為了簡化固件編程， CYPRESS提供了程序開發(fā)包，其中包含了固件框架及相關(guān)的固件函數(shù)庫，有現(xiàn)成的 8051程序代碼，只需在此基礎(chǔ)上添加少量代碼就可以開發(fā)出一個(gè)完善的 USB外設(shè)，這樣就大大提高了效率。沒有固件的參與和控制，硬件設(shè)備只是芯片的簡單堆砌，不可能完成預(yù)期的功能，固件要完成以下主要的工作（參考 文獻(xiàn)【 2】）： (1) 初始化工作； (2) 輔助硬件完成對設(shè)備的重新列舉 。 狀態(tài)跳轉(zhuǎn)示意圖如下： data control data control data control data control 外設(shè) (FPGA) FPGA 內(nèi)部 FIFO 緩沖 用戶邏輯 其他
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