【正文】 b11。b11。b10: if (ena) begin sck_o = ~sck_o。b1。b10。 treg= dat_i。 //設(shè)置相位 end 239。h7。b01。b00: // 空閑狀態(tài) begin sck_o = cpol。we_iamp。b10amp。 spi_i=0。 sck_o = 139。 treg = 839。 // 空閑狀 態(tài) bt = 339。 // 生成時鐘允許信號，及在此時 clkt 產(chǎn)生使能信號完成信號傳輸 //************** 傳輸數(shù)據(jù)的狀態(tài)機(jī) **************************** always (posedge clk_i) if (~spe) begin state = 239。h7ff。 // 2048 439。b1010: clkt = 1239。h1ff。 // 512 439。b1000: clkt = 1239。h7f。 // 128 439。b0110: clkt = 1239。h7。 // 8 439。b0100: clkt = 1239。hf。 // 16 439。b0010: clkt = 1239。h1。 // 2 439。b0000: clkt = 1239。h1。 (|clkt amp。 //生成中斷信號 // *********產(chǎn)生時鐘分頻，及完成速率控制 ******************** reg [11:0] clkt。 //SPI 傳輸一個八位數(shù)據(jù)完成標(biāo)志 assign inta_o = spi_iamp。 // 擴(kuò)展時鐘速率控制選擇 wire [3:0] espr = {spre, spr}。 // 始終相位 wire [1:0] spr = spcr[1:0]。 // 該位為 1， SPI 設(shè)為主設(shè)備；該位為 0， SPI 設(shè)為從設(shè)備 wire cpol = spcr[3]。該位為 1 使口 D 輸出選擇為漏極開路驅(qū)動器，為 0 則是推挽式輸出。 wire msb = spcr[5]。 // SPI 系統(tǒng)允許位。 武漢理工大學(xué)學(xué)士學(xué)位論文 end //***************設(shè)置控制寄存器 ************************* wire spie = spcr[7]。 if (adr_i == 239。 end else if (we_i) begin if (adr_i == 239。 sper = 839。 //***********輸入數(shù)據(jù)給控制寄存器和狀態(tài)寄存器 ************* always (posedge clk_i or negedge rst_i) if (~rst_i) begin spcr = 839。 // 傳輸 /接收寄存器 reg [1:0] state。 // 控制寄存器 reg [7:0] sper。 再次衷心感謝我的導(dǎo)師 陳適 老師！武漢理工大學(xué)學(xué)士學(xué)位論文 參考文獻(xiàn) [1] 樊昌信，徐炳祥，吳成柯等 .通信原理（第 5版） [M]. 北京：國防工業(yè)出版社， 2020. [2] 薛小剛，葛毅敏 .Xilinx ISE 9 X FPGA/CPLD 設(shè)計指南 [M].北京：人民郵電出版社，2020. [3] 夏宇聞 .Verilog 數(shù)字系統(tǒng)教程（第 2版） [M].北京航天航空大學(xué)出版社 .2020. [4] SPI Block Guide . Original Release Date: 21 JAN 2020Revised: 04 FEB 2020. Motorola, Inc. [5] Xilinx . chipscope pro software and cores user guide. ， 2020. [6] 陳小忠 . JTAG 邊界掃描技術(shù)的研究 . 西安郵電學(xué)院， 2020. [7] 黃志強(qiáng)，潘天保，俞一鳴等 . Xilix 可編程邏輯器件的應(yīng)用與設(shè)計 [M]. 北京：人民郵電 出版社， 2020. [8] 朱明程，董爾令 . 可編程邏輯器件原理及應(yīng)用 [M]. 西安：西安電子科技大學(xué)出版社，2020. [9] Xilinx. RocketIO Tranceiver User Guide. ， 2020. [10] 孫航 . Xilinx 可編程邏輯器件的高級應(yīng)用與設(shè)計技巧 [M]. 北京 :電子工業(yè)出版社，2020. [11] 黃智偉，王彥，陳瓊 . FPGA 系統(tǒng)設(shè)計與實踐 [M]. 北京 :電 子工業(yè)出版社， 2020. [12] 段吉海，黃智偉 . 基于 CPLD/FPGA 的數(shù)字系統(tǒng)建模與設(shè)計 [M]. 北京：電子工業(yè)出版社， 2020. [13] 劉明章 . 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 [M]. 北京：國防工業(yè)出版社， 2020. [14] 徐欣，于紅旗，易凡，盧啟中等 . 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 [M]. 北京：機(jī)械工業(yè)出版社， 2020. [15] 王冠，黃熙，王鷹等 . Verilog HDL 與數(shù)字電路設(shè)計 [M].北京：機(jī)械工業(yè)出版社， 2020. [16] Lee Hansen and Brent Przybus. Debug your design with the chipscope pro system.[J]. Xcell Journal， 2020. [17] Xilinx. VirtexII Pro and VirtexII Pro X Platform FPGAs: Complete Data Sheet. , 2020. [18] 徐洋等 .基于 Verilog HDL 的 FPGA 設(shè)計與工程應(yīng)用 .人民郵電出版社 .2020 [19] 串行接口 SPI 接口應(yīng)用設(shè)計 . 作者：馬潮老師： armok / 20200117/ [20] 串行外圍接口 .作者：顧衛(wèi)剛老師 . [21] 基與 FPGA 的 SPI 端口設(shè)計 . 梁東鶯 . 深圳信息職業(yè)技術(shù)學(xué)院信息中心，廣東，深圳518029 武漢理工大學(xué)學(xué)士學(xué)位論文 附錄 1 SPI 設(shè)計程序如下： module simple_spi_top( input wire clk_i, //時鐘 input wire rst_i, //異步復(fù)位 input wire [1:0] adr_i, // 地址 input wire [7:0] dat_i, // 數(shù)據(jù)輸入 input wire we_i, output reg [7:0] dat_o, // 數(shù)據(jù)輸出 output wire inta_o, // i 中斷輸出 output reg sck_o, // 串行時鐘輸出 output wire mosi_o, // input wire miso_i , // output reg cs_o )。 衷心感謝陳適老師的學(xué)生，在我剛?cè)胧值臅r候通過他們的報告來逐漸熟悉此項目，在后面的學(xué)習(xí)過程中，他們也給予了很多軟件方面的幫助，對我提出的問題也很耐心的回答，在這里表示感謝。除此之外，他還為我的畢業(yè)設(shè)計提供了優(yōu)越的環(huán)境以及畢業(yè)設(shè)計所需的硬件開發(fā)板，通過在開發(fā)板上進(jìn)行調(diào)試和 驗證，我很快的理解和掌握了調(diào)試工具。 武漢理工大學(xué)學(xué)士學(xué)位論文 致謝 在我學(xué)士論文完成之際，謹(jǐn)向我攻讀學(xué)士學(xué)位的過程中曾經(jīng)教育過我的老師，關(guān)心過我的親人，關(guān)心過我的朋友，和所有幫助過我的人們致以最崇高的敬意和深深的感謝！ 衷心感謝我的指導(dǎo)老師陳適老師。在編寫特定模塊時，可以先看廠家所規(guī)定的定義來實現(xiàn)所需設(shè)計的系統(tǒng)。同時在本次設(shè)計，也領(lǐng)略到一些設(shè)計方面的步驟。控制寄存器的每一位用來控制整個系統(tǒng)的運(yùn)行以及系統(tǒng)特性，通過命令指令便將命令寫到系統(tǒng)中去。比如，我理解到在平時做單片機(jī)實驗室那些初始化程序所做的目的。所以，無論在做任何設(shè)計，一定要緊跟定義，功能實現(xiàn)與否設(shè)計，而不是緊緊看懂硬搬硬套。 并且，在今后的設(shè)計中，在參考別人設(shè)計的同時，不能完全照搬別人的東西，同時要結(jié)合自己的思考，用簡單有效的方法來實現(xiàn)設(shè)計，并結(jié)合原理來思考別人是不是正確。同時對于 SPI 已經(jīng)有著非常通透的了解，并且對 I2C 和 UART等串口也有一定的了解，對于板上調(diào)試，仿真分析也掌握了一定的技巧 。 本次設(shè)計是一個稍微簡化的 SPI 主控設(shè)備，因而并不需要很多的模塊。程序仿真與調(diào)試，可以看到起結(jié)果一致，并且完成了 SPI 所需要的功能，通過此結(jié)果分析，可知，本次設(shè)計成功，并且具有一定 的獨(dú)創(chuàng)性。顧到此為止，能實現(xiàn) SPI 結(jié)構(gòu)，這便是本次設(shè)計的成功之處。顯然不夠靈活。還有就是可以再本次設(shè)計中加入 FIFO，由 FIFO 的深度可以同時傳送 n 個數(shù)據(jù)，可以在滿后中斷等待讀出，也可以在空時等待 數(shù)據(jù)傳送在讀取數(shù)據(jù)，從而在讀取數(shù)據(jù)更加自由。 綜上仿真，從軟件仿真與硬件調(diào)試與理想結(jié)果一致，從而說明本次設(shè)計時成功的。 圖 板上 調(diào)試 VIO 窗口結(jié)果 如上圖 所示，此為 VIO 窗口，在此設(shè)置控制寄存器，擴(kuò)展寄存器初值，在達(dá)到觸發(fā)條件便能觀察 ILA波形，波形結(jié)果與 VIO 中顯示一致，顧客驗證本設(shè)計成功。 （ 1） miso_i 等于 1 以下是用 chipscope 觀察的波形情況： 如圖一所示，其與仿真波形基本一致，其輸入信號為 10110101，初始條件設(shè)置為控制寄存器設(shè)置為 8’ b11110000，擴(kuò)展寄存器設(shè)置為 0，則其波形如下所示： 圖 板上調(diào)試波形圖 如圖 所示，此為 lLA 波形窗口，可以看到由其結(jié)果可知在 mosi_o 在一個 sck_o 時鐘時輸出一位數(shù)據(jù)，與實際相符，且 sck_o 時鐘剛好為二分頻，輸入數(shù)據(jù)位 8’ hB5，二進(jìn)制為 10110101，看 mosi_o 在每個 sck_o 時鐘為單位看數(shù)據(jù)輸出為 10110101，與輸入數(shù)據(jù)一武漢理工大學(xué)學(xué)士學(xué)位論文 致，在第一個數(shù)據(jù)開始發(fā)送或接收時，可以看到選片信號為 1成立， inta_o 在第八個時鐘為 1，產(chǎn)生中斷輸出，由結(jié)果與實際設(shè)計預(yù)計一致。Chipscope 本身是一個邏輯分析儀，主要用于在上板測試過程中采集并觀察芯片內(nèi)部信號，以便于調(diào)試。 （ 2）四分頻時發(fā)送接收數(shù)據(jù) 上只是一個功能測試，先測試是否能選擇頻率，現(xiàn)選擇頻率為四分頻，看結(jié)果是否一致，于是設(shè)置控制寄存器為 8’hF1，擴(kuò)展寄存器為 8’h00，其仿真結(jié)果如圖 所示： 圖 SPI testbench 設(shè)置 武漢理工大學(xué)學(xué)士學(xué)位論文 圖 SPI 的仿真波形 可以看到其結(jié)果與預(yù)期一致， sck_o 為系 統(tǒng)時鐘的四分頻，且輸出信號也是隨著一個sck_o 時鐘變化而變化，其 mosi_o 與 sck_o 變化一致。 圖 SPI testbench 設(shè)置 如上圖 所示，其設(shè)置如上所述，即在 adr_i=00 時，輸入控制寄存器 F0，當(dāng)為adr_i=11,輸入擴(kuò)展寄存器為 。 (|clkt amp。 (|clkt amp。 (|clkt amp。we_iamp。b10amp?？紤]到這些，其流程圖如下圖 所示： 00 10 01 11 ena=1 ena=1 ena=1amp。少于八次則保留到當(dāng)前狀態(tài)。此狀態(tài)時為配置 sck 信號，使 sck 信號輸出脈沖與發(fā)送數(shù)據(jù)脈沖匹配，從而可在 sck的上升沿或下降沿鎖存數(shù)據(jù)并發(fā)送數(shù)據(jù)。此時進(jìn)入狀態(tài)機(jī)的空閑狀態(tài) 2’ b00，在空閑狀態(tài)，所作的工作是設(shè)置空閑的時的極性和相位，完成后便進(jìn)入發(fā)送準(zhǔn)備載入發(fā)送數(shù)武漢理工大學(xué)學(xué)士學(xué)位論文 據(jù)階段 2’ 01。它控制各個模塊的狀態(tài)，然后根據(jù)相應(yīng)的狀態(tài)做出相應(yīng)的操作。 SPI 控制狀態(tài)機(jī) SPI 控制狀態(tài)機(jī)是本次設(shè)計的核心部分，其實整個設(shè)計的可以說是大腦，控制著整個程序的執(zhí)行過程和完成設(shè)計實現(xiàn)功能。 SPI 速率控制 速率控制為控制寄存器的低兩位和擴(kuò)展寄存器的低兩位共 同控制的，本次設(shè)計通過此四位的控制一共支持 12種速率，其為系統(tǒng)時鐘的 N次分頻。 （ 2）擴(kuò)展寄存器