【正文】 因為整個 B3G TDD 實驗系統(tǒng)的硬件平臺由 幾個大學合作建設，我們根據(jù)所分配的部分功能模塊的功能，同時，本文主要集中在與高速接口的實現(xiàn)研究。 基站的 AP 硬件平臺的體系結構由多個天線接收板，交換 /時計時板，基帶接收板，MAC 接口板，基帶傳輸 /板，多天線傳輸板。 基于 Xilinx FPGA 高速串行接口 設計與實現(xiàn) 26 4 B3G TDD 系統(tǒng)中 RocketIO 接口 資源需求分析與設計 在系統(tǒng) AP 端和 MT 端的實現(xiàn)方案和機器翻譯終端硬件，系統(tǒng)分為多個模塊，每個模塊分別采用一塊基于 ATCA 架構板，模塊之間的物理連接，基于 ATCA 架構背板連接，和各模塊之間的互連的數(shù)據(jù)傳輸協(xié)議的基礎上的串行 RocketIO 收發(fā)器，使用 FPGA芯片的每個模塊的模塊的設計選擇的（當然有足夠的 RocketIO 資源是必要條件），在上行鏈路基帶接收機，信道處理芯片的選擇模塊解碼是 v2p100，空時解碼模塊采用v2p70，下行多天線傳輸模塊采用 vc2vp70，項目團隊負責 與 XC2VP20 MAC 接口模塊的一部分。 yr0=0x11。這個職位相當于使用 lxbcmpi 初始化時間， lxbcmpi = L. 所以 ，實現(xiàn)軟件的初始化，處理器應該達到以下操作： l、首先寫 REN=0， RINIF=1， RINIV=1， 初始化鏈路接收部分 上海建橋?qū)W院本科畢業(yè)設計（論文） 25 再寫 REN=1， 鏈路口接收使能 以上操作步驟，在 Visual DSP++軟件中對應 程序為： yr0=0xDO。這個職位相當于使用 lxbcmpi 初始化時間， lxbcmpi = 0。 ● 如果 REN =0， RINIF=0， 鏈路接收部分和連接力初始化是禁止的。 軟件的初始化是通過改變接收控制寄存器 lrctlx 相應的功能實現(xiàn)。但在通用 DSP 與 DSP 直接互連系統(tǒng)，是完成初始化函數(shù)西李引腳，的結束初始化這個引腳釋放塊完成標志后。但當 DSP與 FPGA 的連接，并在某些情況下，系統(tǒng)可以完成自動初始化函數(shù)，并且需要在 DSP軟件初始化鏈接。 ?OFFSET = IN 2 ns valid ns BEFORE “ lx_clkin_p” 。 ?NET “ lx_clkin_n” TNM_NET = lx_clkin_n。 時序約束部分 程序如下： ?NET “ lx_clkin_p” TNM_NET = lx_clkin_p。最好的時鐘信號分配到 bank4 Bank3 和全局時鐘引腳，所以做的時鐘線將通過全局時鐘網(wǎng)絡，獲得更好的穩(wěn)定性。 DSP 通過 DMA 接口通信方式，通過發(fā)送緩沖區(qū)和 DSP 接收緩沖區(qū) 的數(shù)據(jù)，因此實際的硬件測試。 上海建橋?qū)W院本科畢業(yè)設計（論文） 23 圖 3 9在線分析圖 Fig Analysis diagram logic received online link 實際硬件調(diào)試 高速鏈路端口硬件調(diào)試方案 實際的硬件設計方案，利用回路調(diào)試，即 ts20l 第一發(fā)送模塊發(fā)送的時鐘和數(shù)據(jù)，F(xiàn)PGA 鏈接收數(shù)據(jù)，將發(fā)送緩沖區(qū)有著內(nèi)在的聯(lián)系，然后通過 FPGA 傳輸模塊傳送到外部的 DSP，由 DSP 接收外部 ts20l。 圖 3 8功能仿真圖 Fig Receiving linkport simulation diagram 對于鏈在接收部分，實際測試需要調(diào)試和 DSP 相匹配， DSP 鏈路來發(fā)送數(shù)據(jù)， FPGA模擬接收部分。通過兩級緩沖機制將接收接口協(xié)議數(shù)據(jù)拼接，造成 8 位并行數(shù)據(jù)RXDATA，和 RXDATA 和鏈接的價值直接接收數(shù)據(jù)是相同的。 三、接收鏈路口仿真測試 基于 Xilinx FPGA 高速串行接口 設計與實現(xiàn) 22 XC5VLX50T 模擬在接收鏈交叉功能。 接收控制單元的設計點，這是有效的數(shù)據(jù)讀寫控制。但要注意之間的接收與 FPGA 內(nèi)部邏輯鏈連接的連接問題，例如內(nèi)部的數(shù)據(jù)寬度，和內(nèi)部時鐘頻率的使用。然后統(tǒng)一的本地時鐘 local_clk 讀出的數(shù)據(jù)存儲。要實現(xiàn)這一功能是對兩級數(shù)據(jù)接收緩沖區(qū)使用的關鍵組裝和保存。所以應該接收緩沖區(qū)的實時檢測，如果緩沖區(qū)無法繼續(xù)接受 256 位的數(shù)據(jù)，然后 lxacko 信號變?yōu)榈碗?平，表示接收緩沖區(qū)的“全”， DSP 發(fā)送者不能繼續(xù)發(fā)送數(shù)據(jù)；否則， DSP 信號保持高水平，使DSP 發(fā)送端發(fā)送數(shù)據(jù)。 ● 接收控制單元主要是用來控制傳送緩沖器 FIFO 的讀寫，并根據(jù) FIFO 的現(xiàn)狀，給出了 lxacko 水平的變化。 ● 接收緩沖區(qū)主要完成模擬鏈路口與 FPGA 內(nèi)部的數(shù)據(jù)寬度和速率匹配。選擇錯誤檢查模塊的使用， 16 個連續(xù)的時鐘周期的 8 位并行數(shù)據(jù)接收數(shù)據(jù)（ RXDATA）輸出到接收緩沖區(qū)，并計算 16 個周期的數(shù)據(jù)添加本地校驗。鏈路口的 8 位并行數(shù)據(jù) Data[7： O]傳輸數(shù)據(jù)，被送往 4 DDR 模塊的數(shù)據(jù)輸入，在時鐘傳輸 0 比特 3 ~上升沿，沿傳輸 4 比特 ~下降 7，即每一個時鐘周期內(nèi)完成一個字節(jié)的數(shù)據(jù)傳輸。電路結構如下圖所示的 [16]： 圈 3 7接收鏈路口設計框圖 上海建橋?qū)W院本科畢業(yè)設計（論文） 21 Receive chain intersection design diagram 鏈路接收模塊主要用于實現(xiàn) DDR 數(shù)據(jù)接收和可選的糾錯控制等。接收模塊用于 ADSP ts20l 和鏈路傳輸通道接口，時鐘，數(shù)據(jù)包處理。 圖 Fig Send link functional simulation 基于 Xilinx FPGA 高速串行接口 設計與實現(xiàn) 20 下圖顯示的布局，圖形仿真接口定時發(fā)送，從圖中可以看到，布局布線，時鐘和數(shù)據(jù)通信稍移，但不影響功能的實現(xiàn)。 三、仿真測 試 在 XC5VLX50T 函數(shù)模擬傳動鏈路口，輸出的 8 位并行數(shù)據(jù) data_for_tx 通過 DDR模塊發(fā)送緩沖區(qū)，通過轉(zhuǎn)換， 0bufds，輸出所需的差分數(shù)據(jù)和差分時鐘。但應注意到傳輸鏈路和 FPGA 內(nèi)部邏輯之間的連接問題，例如內(nèi)部的數(shù)據(jù)寬度，和內(nèi)部時鐘頻率的使用。為 66 米板輸入時鐘，通過全局時鐘引腳接入 DCM 后，鏈接發(fā)送時鐘的需要和時鐘相位變換，從而保證傳輸數(shù)據(jù)和時鐘的穩(wěn)定性的方法。該 fddrrse 模塊具有復位輸入 R 的一組輸入的時鐘使能輸入， CE，兩組數(shù)據(jù)和 D0 和 C0 和 C1 的時鐘， D1，和一個數(shù)據(jù)輸出是否發(fā)送數(shù)據(jù)，發(fā)送時鐘和 txclknot 高數(shù)據(jù)，和數(shù)據(jù)的低；隨著時鐘，該 txclk90not 和clockoe， txclk90 為 低 [15]。 二、發(fā)送技術 實現(xiàn) 發(fā)送模塊設計是控制時鐘和數(shù)據(jù)的關鍵，并確保它們之間的相位關系，即兩個 DDR模塊生成和相互相匹配。由于 TS201 鏈路協(xié)議的規(guī)定，為 128 位的數(shù)據(jù)傳輸單元。通過調(diào)用異步 FIFO 來實現(xiàn)這一功能，不對稱。 ● 接口傳輸緩沖模塊由兩部分組成：發(fā)送緩沖區(qū)和傳輸控制單元。在 16 個連續(xù)的時鐘周期（ 128 位）的 8 位并行數(shù)據(jù)被傳送的積累，和用于校驗和字節(jié)的低 8 位的積累，在第十七個時鐘周期發(fā)送校驗和清晰的積累，在第十八時鐘發(fā)送空字節(jié)。 ● 錯誤檢查。 ● 時鐘生成。 ● DDR 數(shù)據(jù)。緩沖器模塊配合發(fā)送模塊的緩沖數(shù)據(jù)，與其他模塊與 FPGA 的連接和數(shù)據(jù)傳輸功能的實現(xiàn)。 FPGA 發(fā)送設計 一、發(fā)送結構 設計 接口傳輸模塊邏輯電路主要由兩部分組成：發(fā)送模塊和發(fā)送緩沖器模塊。因為有了獨立的 ADSP TS201 的鏈路發(fā)送和接收通道，因此相應的 FPGA 也需要采用不同的接收電路和發(fā)射電路。 FPGA 仿真設計 利用 FPGA 和 ADSP ts20l 連接，連接的數(shù)據(jù)通信，是 ADSP TS201 的典型應用。 接口數(shù)據(jù)通信使用 DDR 數(shù)據(jù)速率（雙倍數(shù)據(jù)速率）的傳輸模式，雙數(shù)據(jù)率，在鏈路時鐘的上升沿和下降 沿數(shù)據(jù)鎖存器和驅(qū)動。 Virtex5 I / O 與電氣設計規(guī)范根據(jù) EIA/TIA LVDS，以便于系統(tǒng)和電上海建橋?qū)W院本科畢業(yè)設計（論文） 17 路板設計，可建立基于 LVI DSP 和 FPGA 之間的通信標準差 s_25水平）。在 NEX 5 FPGA，xesium 時鐘技術可以提供多種時鐘管理技術，通過調(diào)用時鐘管理模 塊可以在接收端接收DSP 鏈路口的傳輸頻率的時鐘。 FPGA 作為接收端，只需要用 DSP 環(huán)節(jié)配合發(fā)送時鐘速度。 從時鐘以下，水平和 FPGA 仿真設計的可行性。在印刷電路板的連接要注意匹配的問題，以確保所有的數(shù) 據(jù)和時鐘線具有相同的延遲。把下面的連接圖及注意事項進行了： 基于 Xilinx FPGA 高速串行接口 設計與實現(xiàn) 16 圖 FPGA與 DSP連接關系 Fig FPGA and DSP hardware connection ADSP TS201 鏈是時鐘的 LVDS 高速數(shù)據(jù)端口交叉鎖， LVDS 是單端傳輸速度越高的比例，傳輸距離遠差分信號標準。但在協(xié)議是 lxbcmpo 信號使用，發(fā)送控制寄存器的 LTC 板在 tbcmpe 位控制。在下游的第一 lxclkoutp 傳播的最后一個 4 字 lxbcmpo信號增加，指示塊傳輸完成。當接收鏈路標識信息，通知 DMA 通道的數(shù)據(jù)塊傳輸完成。第一數(shù)據(jù)的第一個上升沿有效 lxclkoutp，最后的數(shù)據(jù)在時鐘的下降沿之前發(fā)送鏈接。 以上介紹 是這個 最基本通信協(xié)議，如果加上 LxACKI 和 LxBCMPO 控制信號，則在上述協(xié)議基礎上加上一些控制。 上海建橋?qū)W院本科畢業(yè)設計（論文） 15 圖 通信協(xié)議時序圖 Linkport munication protocol sequence diagram 鏈路端口通信協(xié)議如下 ： ● 第 一數(shù)據(jù)（ 1 或 4）總是鏈路時鐘（ lxclkoutp）上升到 發(fā)送 ； ● 最終數(shù)據(jù)（ 1 或 4）總是鏈路時鐘（ lxclkoutp）下降沿傳輸； ● 停止 lxclkoutp 較低時； ● 至少每 4 字的傳輸（ 128 位）。 每個鏈路口有 2 個獨立 通道可以同時通信，發(fā)送通道發(fā)出數(shù)據(jù)到外設，接收通道從外設讀入數(shù)據(jù)。 鏈路口部分 引腳定義如下表所示： 表 (a)鏈路口發(fā)送通道 Tab (a) Linkport transmission channel pinout 信號 位寬 方向 說明 LxCLKOUTP 1 輸出 O 鏈路口發(fā)送時鐘 LVDSP LxCLKOUTN 1 輸出 O 鏈路口發(fā)送時鐘 LVDSN LxDATA030P 4 輸出 O 鏈路口發(fā)送數(shù)據(jù) 3~0 LVDSP LxDATA03ON 4 輸出 O 鏈路口發(fā)送數(shù)據(jù) 3~0 LVDSN LxACKI 1 輸入 I 接收應答，表明接收方準備好繼續(xù)接收 LxBCMPO 1 輸出 O 塊完成標志 表 3． 1(b)鏈路口接收通道 Tab (b) Link receiving channel pinout 信號 位寬 方向 說明 LxCLKINP 1 輸入 I 鏈路口發(fā)送時鐘 LVDSP LxCLKINN 1 輸入 I 鏈路口發(fā)送時鐘 LVDSN LxDATA030P 4 輸入 I 鏈路口發(fā)送數(shù)據(jù) 3~0 LVDSP LxDATA03ON 4 輸入 I 鏈路口發(fā)送數(shù)據(jù) 3~0 LVDSN LxACKO 1 輸出 O 接收應答，表明接收方準備好繼續(xù)接收 LxBCMPI 1 輸入 I 塊完成標志 ADSP TS201 鏈路口通信協(xié)議 鏈路端口通信，無論是傳輸或接收，可以是 1 或 4 位的數(shù)據(jù)總線，控制 3 控制信號。如果接收緩沖區(qū)已滿，然后將數(shù)據(jù)復制到一個臨時的接收緩沖區(qū)，等待接收緩沖區(qū)為空，那么數(shù)據(jù)到接收從臨時接收緩沖區(qū)。只有當接收移位寄存器為空，或接收緩沖區(qū)有足夠的空間來接收從 移位寄存器接收全 4 話接收數(shù)據(jù)時，接收只允許輸入的數(shù)據(jù)。 圖 TS201 鏈路口結構 Fig TS201 link structure 在實際傳輸 TS201 的鏈接結構，接收過程： ADSP TS201 的鏈路發(fā)送緩沖寄存器寫入完成數(shù)據(jù)傳輸，從接收緩沖寄存器讀取數(shù)據(jù)，完成數(shù)據(jù)的接收。如圖 所示， TS201 的鏈接結構，每個環(huán)節(jié)包括一個發(fā)射器和接收器兩部分。 在本文中，本章的內(nèi)容，這是通過在 Xilinx 的 FPGA 仿真鏈路協(xié)議，從而實現(xiàn) ADSP ts20l 和 Virtex5 XC5VLX50T 之間的高速數(shù)據(jù)傳輸，在仿真設計，必須首先對 TS201 的鏈接結構的內(nèi)容，通信協(xié)議有一個清晰的了解，從而做出正確的在 FPGA 的仿真設計。的 ADSP TS201 鏈路組成一個單一的終端連接到 LVDS 差分連接模式，通過準雙向口完全變?yōu)殡p向通信鏈路時鐘，也可以在連接口中實現(xiàn)時鐘速率，導致更高的速度比的 ADSP TSL101 鏈接，更高的數(shù)據(jù)吞吐量，高可靠性。 由于第二