【正文】 衷心地感謝在百忙之中評閱論文和參加答辯的各位專家、教授！由于本人能力時間有限，文中的不足之處在所難免，懇請各位老師批評指正。我還要感謝學院和系里各位領導、老師和同學們的支持，在四年的學習和生活中還得到了他們的熱情關心和幫助，在此表示衷心的感謝。在此我要向我的導師致以最衷心的感謝和深深的敬意。從尊敬的導師身上，我不僅學到了專業(yè)知識，也學到了許多做人的道理。③采用其他更好的細分方法，進一步提高編碼器細分倍數(shù)，從而提高伺服電機的位置控制精度。盡管本人已經盡了很大的努力，但由于本人能力有限以及實驗條件和設備的限制，本課題還存在問題值得深入研究：①進一步完善實驗條件，通過在整個永磁交流伺服系統(tǒng)中使用省線式編碼器接口裝置進行位置和速度反饋的閉環(huán)控制，投入實際加工中進行多次驗證。例如，采用其他細分方法和更高速的處理芯片。在課題研究過程中，出于本裝置僅作為實驗裝置的考慮，設計過程拋棄了一些性能更好但較為復雜的實現(xiàn)方法，而改用簡單的方法來對裝置進行設計。 研究展望本課題達到了預期的目的。通過Quartus II自動仿真軟件對各個程序模塊進行調試和仿真，最終將模塊聯(lián)合整體上仿真。使用Altium Desinger軟件繪制硬件電路原理圖和PCB板。還介紹了編碼器的細分技術和接口協(xié)議。高精度的伺服控制系統(tǒng)必需有高精度的位置傳感器。本文主要完成以下工作：①梳理了數(shù)控系統(tǒng)和交流伺服系統(tǒng)的基本知識，總結了數(shù)控系統(tǒng)和交流伺服系統(tǒng)的研究現(xiàn)狀和發(fā)展趨勢。高精度的伺服控制系統(tǒng)必需有高精度的位置傳感器，以光柵莫爾條紋技術為基礎的光電編碼器在伺服系統(tǒng)上得到了廣泛應用。重慶大學本科學生畢業(yè)設計（論文） 6 總結與研究展望6 總結與研究展望 全文總結現(xiàn)代高精度數(shù)控機床等機電一體化產品，對交流伺服系統(tǒng)的精度要求越來越高。符合設計意圖。 。由圖可知，當A信號的一個下降沿到來時，單圈計數(shù)值加1；當Z信號的一個上升沿到來時，多圈計數(shù)值加1，并將單圈計數(shù)值清零。因此上電控制模塊達到設計要求并能準確讀到UVW信號。由圖可知，UVW信號持續(xù)約20ms，在UVW信號的中間位置，UVW讀取使能信號有效，在此位置讀到的UVW信號比較穩(wěn)定，不易受到干擾。由此圖可知，實驗裝置能順利讀到編碼器的信號，并且AB信號相位相差90度，即相位也正確。Signal Tap II允許對設計中所有層次模塊的信號進行監(jiān)測，可以使用多時鐘驅動，還能通過設置用以確定前后觸發(fā)信號信息的比例，使用非常方便。SignalTap Ⅱ工作原理是通過JTAG接口、USB BLASTER仿真器，把所需觀察的FPGA的引腳、信號的值傳到電腦上，實現(xiàn)FPGA的在線調試。 編碼器接口裝置實驗平臺調試過程主要是通過SignalTap Ⅱ邏輯分析儀來完成的。實驗平臺主要包括華大80ST的伺服電機、省線式編碼器串行總線接口裝置、Tektronix公司DPO3032數(shù)字示波器以及JTAG仿真器和電源組成。重慶大學本科學生畢業(yè)設計（論文） 5 實驗結果5 實驗結果 裝置實物圖 裝置實物如下圖，從正面看左端接口為DB25，它與編碼器相連，接收編碼器的輸出信號；右端接口為DB15，它與伺服控制板相連，按Endat協(xié)議輸出編碼器的位置值；正中間的芯片為EP2C5T144C8N。 end if。)。 count=(others=39。Timer_en=39。139。)。 39。 when state6 = state6:發(fā)送CRC data_temp = CRC(4)。 else pr_state=state5。 pos_temp( 31 downto 1))。039。 CRC(0) = ex。 CRC(2) = CRC(1)。 CRC(4) = CRC(3)。 when state5 = state5:發(fā)送位置值 data_temp = pos_temp(0)。 pr_state=state5。 elsif (count=001110) then data_temp=39。 elsif (count=001101) then data_temp=39。 if (count=001100) then data_temp=39。 when state4 = state4:發(fā)送起始位及錯誤信息位 get_pos=39。 else pr_state=state3。 end CASE。039。)。 pos_temp(31 downto 3) = ( others = 39。 pos_temp = pos_value。 CASE mode_value is when 000111 = read 32bit data get_pos = 39。 data_temp=39。 data_en=39。 when state3 = state3:分析指令 receiver_en=39。 else pr_state=state2。039。139。 when state1 = state1:等待接收指令 pr_state=state2。 receiver_en=39。 data_temp=39。039。然后又回到狀態(tài)0，等待時鐘信號啟動新的數(shù)據(jù)傳輸。該程序共設計了7個狀態(tài)，數(shù)據(jù)傳輸時鐘TCLK是狀態(tài)轉換的驅動信號。狀態(tài)機容易構成性能良好的同步時序邏輯模塊，而且結構模式相對簡單，結構清晰，易讀易懂。然后，時鐘信號啟動新的數(shù)據(jù)傳輸。數(shù)據(jù)字結尾處，時鐘信號必須置為高電平。附加信息內容由存儲區(qū)選擇決定，并在下個采樣周期中發(fā)送附加信息。位置值的數(shù)據(jù)發(fā)送以循環(huán)冗余校驗（CRC）結束。其長度取決于所用編碼器。發(fā)生故障的確切原因保存在“工作狀態(tài)”存儲器中，并可被詳細地查詢。后續(xù)“錯誤位”，“錯誤1”和“錯誤2”）是所有監(jiān)測功能的信號，用于監(jiān)測故障。兩個時鐘脈沖（2T）后，后續(xù)電子設備發(fā)送模式指令。 [10]具體傳輸過程：傳輸周期從第一個時鐘下降沿開始。當計數(shù)值等于50時，給編碼器通電；當計數(shù)值等于560時，開始讀取UVW信號；當計數(shù)值等于561時，停止讀取UVW信號；當計數(shù)值等于580時，開始讀取ABZ信號，并使計數(shù)值停止此處。end behav。 end if。 count=1001000100。 uvw_en=39。 power_en=39。 elsif (count=580) then abz_en=39。 elsif (count=561) then uvw_en=39。 elsif (count=560) then uvw_en=39。 if (count=50) then power_en=39。139。 elsif (clk_1k39。 abz_en=39。 uvw_en=39。 power_en=39。039。139。architecture behav of controller is signal count:std_logic_vector(9 downto 0)。 abz_en:out std_logic )。 power_en:out std_logic。entity controller is port(clk_1k:in std_logic。use 。程序如下：library IEEE。 省線式編碼器上電時序圖[15] 根據(jù)省線式編碼器的上電時序圖，設計上電控制模塊。 四倍頻及辨向模塊時序仿真圖 上電控制模塊設計 省線式編碼器的特點是數(shù)據(jù)線復用。即電機正轉，則1Y輸出計數(shù)脈沖，2Y上沒有輸出脈沖。， A、B信號每一個上升沿和下降沿，電路都會長身一個窄脈沖。本設計采用兩個D觸發(fā)器對信號進行延遲后，再對A′、B′、A〞、B〞信號進行邏輯組合（與操作），鑒別出A、B信號的上升沿和下降沿，最后輸入74153進行數(shù)據(jù)選擇。在后續(xù)倍頻電路中不再使用原始信號A、B，因而提高了系統(tǒng)的抗干擾性能。A、B信號分別經第一級D觸發(fā)器后變?yōu)锳′、B′信號，再經過第二級D觸發(fā)器后變?yōu)锳〞、B〞信號。Z信號是代表零位脈沖信號，可用于調零、對位。A、B兩相信號是相位相差90176。本設計將四倍頻電路和辨向電路設計為一個整體，稱為四倍頻及辨向電路。在實際應用中，通常采用四倍頻的方法提高精度。Endat發(fā)送模塊接受A、B、Z信號的計數(shù)結果和UVW的值，按照模式指令發(fā)送數(shù)據(jù)。 軟件總體框圖 軟件總體框圖 軟件主要模塊設計 FPGA軟件頂層圖 頂層原理圖編碼器輸入信號A、B經過四倍頻辨向后進入計數(shù)模塊，信號Z直接進入計數(shù)模塊，并且對A、B計數(shù)模塊進行清零，消除累計誤差。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證[12]。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。 Verilog HDL是在C語言的基礎上發(fā)展起來硬件描述語言,語法較自由。 硬件描述語言簡介隨著EDA技術的發(fā)展，使用硬件語言設計PLD/FPGA成為一種趨勢。 除Quartus Ⅱ自帶的仿真工具以外，常見工具還有ModelSim 等。⑤仿真包括功能仿真(綜合及布局布線前仿真)和時序仿真(綜合及布局布線后仿真)。②綜合將HDL語言、原理圖等設計輸入翻譯成由與、或、非門，ram,觸發(fā)器等基本邏輯單元組成的邏輯連接，這種邏輯連接又叫網表；同時Quartus Ⅱ也支持第三方EDA綜合工具。第三方EDA工具編輯的標準格式文件，如 EDIF、HDL、VQM。①設計輸入Quartus Ⅱ 支持多種設計輸入方法。Quartus Ⅱ軟件為設計流程的每個階段提供Quartus Ⅱ圖形用戶界面、EDA 工具界面以及命令行界面。Quartus Ⅱ提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括可利用原理圖、結構框圖、VerilogHDL、AHDL 和VHDL 完成電路描述，并將其保存為設計實體文件。QuartusⅡ提供了方便的設計輸入方式、快速的編譯和直接易懂的器件編程。下面介紹QuartusⅡ編程軟件及開發(fā)流程以及編程語言。 發(fā)送和接受功能真值表 輸出接口電路重慶大學本科學生畢業(yè)設計（論文） 4 省線式編碼器串行總線接口裝置軟件設計4 省線式編碼器串行總線接口裝置軟件設計 QuartusII 系統(tǒng)軟件編程環(huán)境介紹本文采用FPGA是Altera公司Cyclone II芯片。DE引腳是發(fā)送器輸出使能（高電平有效），D引腳是發(fā)送器輸入，引腳是接受器輸出使能（低電平有效），R引腳是接收器輸出，A、引腳表示差分輸入/輸出。Endat協(xié)議采用差分輸出，因此，本設計采用SP3485芯片完成數(shù)據(jù)的發(fā)送和同步時鐘的接受。同理，當控制電壓為高電壓時，由于有基極電流流動，因此使集電極流過更大的放大電流，因此負載回路便被導通，而相當于開關的閉合，此時三極管工作于于飽和區(qū)。反之，當三極管呈閉合狀態(tài)時，電流便可以流通。本設計采用三極管的開關作用對編碼器的通斷電進行控制。 電源模塊原理圖 編碼器上電控制模塊設計省線式編碼器在剛上電時輸出UVW信號，然后輸出ABZ信號。有輸出電壓計算公式可知，、2K和1K、2K時，輸出電壓即為++。輸出電壓，為反饋電壓。本設計采用AP1510進行電源轉換。 AS配置接口④電源模塊外部提供+5V的直流電源，而FPGA芯片需求++。配置數(shù)據(jù)通過DATA0引腳傳入FPGA芯片，配置數(shù)據(jù)被同步于DCLK輸入上，1個時鐘周期傳輸1位數(shù)據(jù)。③AS配置接口