【正文】 dataout2[0]=0。 dataout2[0]=s0[3]。 firstv=1。 end 239。 dataout2[1]=s1[3]。 else case({s1[0],s0[0]}) 239。 if(!reset) dataout2=239。 s0[2]=s0[1]。 s1[3]=s1[2]。 s1[1]=s1[0]。always(negedge clk) begin s0[0]=dataout[0]。reg[1:0] dataout2。reg[1:0] count1。input[1:0] dataout。 endcase endendmodule附錄D：插“B”模塊程序module cbhdb3(dataout,clk,reset,dataout2)。 end default:dataout=239。b00。 count0=0。 end 0:if(count0==3) begin dataout=239。b01。b00。b000。 reg[1:0]dataout。 output dataout。 input clk。 end end endendmodule附錄C：插“V”模塊程序module cvhdb3(reset,datain,clk,dataout)。 end else begin datain=code[count_0]。 count_0=0。b1000010000110000000011。 reg [0:21]count_0。 reg datain。 input clk。 endendmodule附錄B：激勵源程序module test1(reset,datain,clk)。b0。b1。b0。b0。 parameter N=32。 reg[0:15] count_1。 input reset。2005年01期.,薛小剛,—Xilinx ISE使用詳解[M].北京：人民郵電出版社，2005.,編著,徐志軍主審,Verilog HDL程序設(shè)計教程[M],人民郵電出版社., HDL[M],電子工業(yè)出版社,2002.,Verilog HDL綜合實用教程[M],清華大學(xué)出版社,2004.,孫敏琪, HDL數(shù)字系統(tǒng)設(shè)計及應(yīng)用[M],西安電子科技大學(xué)出版社,2002. Compiler ⅡFPGA Express VHDL Reference Manual,Synopsis, version 1999. Standard Hardware Descrption Language Based on the Verilog Hardware Description language,IEEE Std13641995,IEEE,1995.附錄附錄A：分頻模塊程序module fengping(clock,reset,clk)。參考文獻(xiàn),[J]. ,(4).3132.2. 徐偉業(yè),江冰,[J].,(2).45.[J].,(01).4950.[J]. 中國科技信息. 2005,(13).1.,劉波,[J].,30(6).21482149.,詹道庸,徐炳祥，[M].北京：國防工業(yè)出版社,1998.,韓力,原東昌，[M].北京：北京理工大學(xué)出版社，2000.,[M].北京：.. NRZHDB3碼轉(zhuǎn)換器的高速長距離通信[J]. ,(01).[J].,22(4).40.,[J]。 在編碼中為了實現(xiàn)正負(fù)極性標(biāo)注，利用雙相碼取代原來的二進(jìn)制代碼。 在這次設(shè)計中，我也努力解決了幾個難題。 示波器觀察的cvhdb3波形 示波器觀察的d_chdb3波形總結(jié)這次畢業(yè)論文不僅是我所學(xué)知識的總結(jié)，更使我對數(shù)字通信系統(tǒng)有了較深的理解。 下載成功后的Spartan3E FPGA 下面是通過示波器觀察的輸出波形，依次是插入V碼波形“cvhdb3”、插入B碼波形“cbhdb3”、單雙極性變換波形“d_chdb3”。此時，可以在板上執(zhí)行FPGA了，還有DONE管腳點亮。編程時間的長短取決于USB的接口 和IMPACT的設(shè)置。 警告信息開始編程FPGA，右擊FGPA，選擇Program。該警告可以忽略。 iMPACT的位置 只要板連接正確，iMPACT就會自動識別PROM編程文件，如果沒有連接上，可以點擊連接鏈的第一個芯片，然后右擊FPGA，選擇【Assign New Configuration File】。通過iMPACT和USB電纜將編譯成功的FPGA設(shè)計下載到FPGA上。 使用iMPACT下載配置文件與生成配置文件的過程相似。在使用iMPACT配置FPGA/CPLD、PROM時，直接調(diào)用該配置文件下載配置，省去了重新檢測連接方式、指定配置文件的麻煩。(4) BIT文件添加完成后，單擊“完成”按鈕。 (3) iMPACT根據(jù)BIT文件內(nèi)容，提取器件信息，自動生成器件配置連接圖。選擇操作模式為【Prepare Configuration】。轉(zhuǎn)換配置文件格式。本設(shè)計需要下載BIT配置文件到FPGA，則需選擇【JTAG Clock】選項。(1) 在資源管理窗選擇頂層模塊文件“top”，選中當(dāng)前資源操作窗中的“Generate Programming File”的項目，右擊選擇“Properties”設(shè)置配置文件生成屬性。下面是使用iMPACT下載配置文件到xc3s500e4fg320 PROM的過程。 擴(kuò)展連接器部分 在本設(shè)計中輸出用到了JJJ4三個部分中的6個管腳，具體在上一章中已經(jīng)說到，在此不再重述。2）4Mbit的Flash 配置PROM；3）64個宏單元的XC2C64A CoolRunner CPLD；4）64 MByte (512 Mbit) of DDR SDRAM, 16 數(shù)據(jù)接口, 100+ MHz；5）16 MByte (128 Mbit) of 并行NOR Flash (Intel StrataFlash)：FPGA配置存儲；MicroBlaze代碼存儲/映射；6）16 Mbits of SPI serial Flash (STMicro)：FPGA配置存儲；MicroBlaze代碼存儲/映射；7）16字符－2線式LCD顯示屏；8）PS/2鼠標(biāo)或鍵盤接口；9）VGA顯示接口；10)10/100以太PHY（要求FPGA內(nèi)部具有以太MAC）；11）2個9－管腳的RS－232端口（DTE和DCE兩種類型）；12）FPGA/CPLD下載/調(diào)試USB接口；13）50Hz時鐘晶振；14）1線式的SHA1位流復(fù)制保護(hù)串行EEPROM；15）Hirose FX2擴(kuò)展連接口；16）3個管腳擴(kuò)展連接器；17）4個SPIDAC轉(zhuǎn)換器輸出管腳；18）2個SPI帶可編程增益ADC輸入管腳；19）ChipScope?軟件調(diào)試接口；20）帶按鈕的旋轉(zhuǎn)編碼器；21）8個單獨的LED輸出；22）4個滑動開關(guān)；23）4個按鈕開關(guān)；24）SMA時鐘輸入；25）8管腳插槽輔助晶振 本設(shè)計所用配置介紹本設(shè)計需要外接示波器觀察，所以采用擴(kuò)展連接器部分。該板的特點如下：設(shè)備支持：Spartan3E、CoolRunnerII關(guān)鍵特性：Xilinx 器件: Spartan3E (50萬門，XC3S500E4FG320C), CoolRunner?II (XC2C64A5VQ44C)與Platform Flash (XCF04SVO20C)時鐘：50 MHz晶體時鐘振蕩器存儲器:：128 Mbit 并行Flash, 16 Mbit SPI Flash, 64 MByte DDR SDRAM連接器與接口： 以太網(wǎng)10/100 Phy, JTAG USB下載,兩個9管腳RS232串行端口, PS/2類型鼠標(biāo)/鍵盤端口, 帶按鈕的旋轉(zhuǎn)編碼器, 四個滑動開關(guān),八個單獨的LED輸出, 四個瞬時接觸按鈕, 100管腳hirose擴(kuò)展連接端口與三個6管腳擴(kuò)展連接器顯示器:：VGA顯示端口，16 字符 2 線式 LCD電源：Linear Technologies 電源供電，TPS75003三路電源管理IC市場：消費類, 電信/數(shù)據(jù)通信, 服務(wù)器, 存儲器應(yīng)用： 可支持32位的RISC處理器，可以采用Xilinx的MicroBlaze 以及PicoBlaze嵌入式開發(fā)系統(tǒng)；支持DDR接口的應(yīng)用；支持基于Ethernet網(wǎng)絡(luò)的應(yīng)用；支持大容量I/O擴(kuò)展的應(yīng)用。 布線后仿真的設(shè)置。布線后仿真步驟必須進(jìn)行，以確保設(shè)計功能與FPGA實際運行情況相一致。 布線后仿真將布局布線的時延信息反表到設(shè)計網(wǎng)表中，所進(jìn)行的時序仿真叫布局布線后仿真，簡稱布線后仿真。 Editor布局布線圖。在復(fù)雜和較高要求的設(shè)計中，適當(dāng)?shù)氖褂肍PGA Editor布局布線，能最大提高設(shè)計的密度和性能指標(biāo)。 “HDB3編碼”設(shè)計的Floorplanner布局圖使用FPGA底層編輯器分析布局布線后的實際布局布線情況。Floorplanner以圖形界面顯示設(shè)計在FPGA的基本硬件結(jié)構(gòu)和底層原語上的布局情況。 使用時序分析器分析布局布線后靜態(tài)時序。 設(shè)置布局布線步驟實現(xiàn)屬性參數(shù)同樣的方法去設(shè)置其他的屬性參數(shù)，設(shè)置好后，單擊運行按鈕進(jìn)行實現(xiàn)，實現(xiàn)過程的一切信息會在信息顯示窗顯示。實現(xiàn)過程的3個步驟的屬性可以分別設(shè)置，也可以統(tǒng)一設(shè)置。Route (FPGA Editor)】用以啟動FPGA底層編輯器進(jìn)行手動布局布線，指導(dǎo)Xilinx自動布局布線器，解決布局布線異常，提高布局布線效率；【Generate PostMap Simulation Model】用以產(chǎn)生布局布線后仿真模型，由于該仿真模型不包括實際布線時延，所以有時也省略此步驟。展開綜合項目可以看到，該項目包括3個命令：【Translation Report】用以顯示翻譯步驟的報告；【Floorplan Design】用以啟動Xilinx布局規(guī)劃器(Floorplanner)進(jìn)行手動布線，提高布局器效率；【Generate PostTranslate Simulation Model】用以產(chǎn)生翻譯步驟后仿真模型，由于該仿真模型不含實際布線時延，所以有時省略此仿真步驟。ISE的實現(xiàn)流程就是分為這3個步驟。從上面定義可看出，實現(xiàn)主要分為3個步驟：翻譯(Translate)邏輯網(wǎng)表，映射(Map)到器件單元與布局布線(Placeamp。PACE自動將剛才添加的引腳位置約束屬性附加在當(dāng)前工程目錄中的UCF文件后面。使用鼠標(biāo)拖拽法鎖定“datain”的引腳位置。使用直接指定法鎖定引腳位置。約束引腳位置。 在資源管理窗選中設(shè)計的頂層模塊“top”，展開當(dāng)前資源操作窗中的“User Constraints”項目，選擇【Floorplan IOPreSynthesis】命令就可以啟動PACE進(jìn)行引腳位置鎖定。PACE從NGD文件中提煉出設(shè)計的層次結(jié)構(gòu)，顯示I/O與外設(shè)模塊連接情況，幫助用戶在圖形界面下對設(shè)計的布局進(jìn)行調(diào)整與約束。約束完成后，PACE還會自動使用設(shè)計規(guī)則檢查(DRC，Design Rule Check)進(jìn)行約束屬性的合法校驗。十分方便。利用約束編輯器設(shè)置約束屬性約束編輯器的約束屬性分為全局約束(Global)、端口約束(Ports)、高級約束(Advanced)、專用約束(Misc)等4個選項卡。ISE自動創(chuàng)建一個空的用戶約束文件。這里選擇約束目標(biāo)為頂層文件“top”。(1) 當(dāng)工程實現(xiàn)完成后單擊新建資源快捷按鈕，彈出新建資源對話框，選擇新建資源類型為“Implementation Constraints File”，新建文件名為“top”，并直接加入到工程中。 使用Constraints Editor設(shè)計UCF文件新建用戶約束文件使用約束編輯器設(shè)計UCF文件前應(yīng)預(yù)先實現(xiàn)設(shè)計一遍，因為約束編輯器需要從NGD文件中讀取設(shè)計的基本信息，如時鐘、寄存器、I/O端口等信息。Route)等3個步驟。綜合后仿真把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注到綜合仿真模型中去，可估計門延時對電路帶來的影響。 模塊內(nèi)部邏輯結(jié)構(gòu) 綜合后再進(jìn)行仿真在功能仿真時是對設(shè)計輸入的功能進(jìn)行仿真，考慮的是理想化的情況，沒有門延遲，沒有布線延遲。 綜合步驟完成后，分析綜合結(jié)果雙擊“View RTL Schematic”圖標(biāo)，ISE自動調(diào)用原理圖編輯器ECS來打開綜合產(chǎn)生的寄存器傳輸級視圖。完成XST綜合后，展開當(dāng)前資源操作窗的綜合步驟，雙擊“View Synthesis Report”圖標(biāo)觀察綜合報告。 設(shè)置XST綜合參數(shù) 設(shè)置XST HDL源代碼參數(shù) 設(shè)置XST Xilinx專用參數(shù)單擊按鈕保存綜合參數(shù)設(shè)置。 選擇XST設(shè)計流程在工程資源窗(Sources in Project)選中頂層文件，然后在當(dāng)前資源操作窗(Processes for Current Source)選中綜合步驟(Synthesize)，右鍵選