【正文】 。 實踐表明，運用 FPGA 來實現(xiàn) NRZ碼到 HDB3 碼的 轉(zhuǎn)換比采用專用集成電路不僅給調(diào)試帶來了方便，克服了分立 式 硬件電路帶來的抗干擾差和不易調(diào)整等缺陷，而且具有軟件開發(fā)周期短，成本低，執(zhí)行 速度高，實時性強，升級方便等特點。比較直接的方式，就是利用編碼結(jié)果，控制多路模擬選擇開關(guān)來實現(xiàn)，如利用雙 4 選一的多路模擬選擇開關(guān) CD4052。 將上述的程序下載到可編程器件中，產(chǎn)生的編碼結(jié)果是單極性雙電平信號。 這樣進(jìn)行編碼的 優(yōu) 點是，當(dāng)我們用 2 個二進(jìn)制代碼表示時就得到了正負(fù)的區(qū)分，如“ 01”“ 11”“ 00”便表示為“ 1”“ 1”“ 0”，可以幫助我們觀察到這樣認(rèn)為確定的結(jié)果。 從前面的程序知道， “V”、 “B”、 “1”已經(jīng)分別用雙相碼 “11”、 “10”、 “01”標(biāo)識之， “0”用 “00”標(biāo)識，所以通過以下的程序我們可以很容易實現(xiàn)。當(dāng)碼元從位移寄存器中輸 出時，可以決定改變成 B 碼的信息閃爍輸出。因此，當(dāng)判斷一些 0 是否需要變?yōu)?B 時應(yīng)當(dāng)確保前一個 3 連 0 是否是含有 V 碼的小節(jié)，所以必須將當(dāng)前的信息保存至后 3 個連 0 到達(dá)分析入口位置，每一個小節(jié)都要如此進(jìn)行處理。 B 碼的生成單元 8 B 碼生成單元的作用是為了確保生成更多的 V 碼時陣列中極性交替的規(guī)則不被破壞，不產(chǎn)生直流特性。 V 碼的生成單元 生成 V 碼的單位器件實際上就是實現(xiàn)檢測消息代碼中 0 字符串出現(xiàn)的功能，即每當(dāng)連續(xù)的 4 個 0 字符串出現(xiàn)時可以成功的生成不同的 V 碼，保持原信息代碼的狀態(tài)。這樣可以提 高系統(tǒng)的效率，同時減小系統(tǒng)延時。 分析 HDB3 的編碼結(jié)果： V 碼的極性是正負(fù)交替的，余下的 1 碼和 B 碼看成為一體也是正負(fù)交替的，同時滿足 V碼的極性與前面的非零碼極性一致。 （ 3） 檢查是否不為 0 的碼中相鄰 V 碼的個數(shù)為偶數(shù)； 如果為偶數(shù)，將第一小節(jié)的第一個 0 變成與節(jié)前 1 極性相反的 B，后面的小節(jié)中第一個 0 則變?yōu)榕c前小節(jié)中 B 極性不同的 B，而每小節(jié)中 V 的極性與 B 相同。 消息代碼中的 0 在傳輸碼中仍用 0，消 息代碼中的 1 在傳輸碼中用 +1 和 1 交替代換。這篇研究報告提供了一種利用現(xiàn)代 EDA 技術(shù)，它是一種開發(fā)的工具，把 ACEX 系列 FPGA 芯片作為 硬件平臺 EPlK10，以 Quartus II 軟件為平臺，使用 VHDL，在設(shè)計 HDB3編碼器的 7 方案時由 FPGA 予以實現(xiàn)。因此， HDB3碼成為了 ITU 建議使用的一種數(shù)據(jù)傳輸碼型，被廣泛的應(yīng)用于各個領(lǐng)域。和最常用的非歸零的 NRZ 碼和不歸零碼比較，采用 HDB3碼具有很多優(yōu)點，例如：消除了 NRZ 碼的直接流部分組成，有更好的時鐘恢復(fù)和 抗干擾的性能，這使得它更適合在長途傳輸通道中傳輸。 高密度的 HDB3碼的編碼守則也稱 為 3連零守則，一條有極性的高密度信息碼分為三個步驟編成。HDB3碼編譯碼器的實現(xiàn)有多種途徑，常用的解決方案是應(yīng)用專用的 HDB3收發(fā)芯片，如選用專用 E1收發(fā)芯片 DS2153Q 和單片機實現(xiàn)該碼制的轉(zhuǎn)換功能。同時， HDB3碼具有較強的檢錯能力，當(dāng)數(shù)據(jù)序列用 HDB3碼傳輸時，若傳輸過程中出現(xiàn)單個誤碼，其極性交替變化規(guī)律將受到破壞，因而在接收端根據(jù)HDB3碼這一獨特規(guī)律特性，可檢出錯誤并糾正錯誤，同時 HDB3碼方便提取位定時信息。 前言 HDB3碼 (三階高密度雙極性碼 )是串行數(shù)據(jù)傳輸?shù)囊环N重要編碼方式，也是數(shù)字通信系統(tǒng)中重要組成部分之一。 （ 3） Check whether not 0 yards of numbers among adjacent v yard is an even number, if is the even number, again present V yard the first one the first 0 yard later turn by B yard B into for 0 times, and is a the first one is the polarities of yard opposite of O the polarities of B, and make not 0 yards behind begin to replace the change from V yard. NRZ one yard of course changed into HDB3 yard such as Table 1 shown for example. 3 2 Modeling and realizing of HDB3 encoder Go on data that encode according to encode the principle to convert to AMI yard first while being abovementioned directly, then go on, add the intersection of V and yard, add the intersection of B and yard, operate, will find, transform the intersection of AMI and yards of one ?the 1? occasionally into ?one 1? Yards of course that polarity form, but after adding B yard and operating, only if zero yuans of corresponding polarity might overturn, so there are two pieces of course that signal polarity produces. Analyze the code result of HDB3: V positive to shoulder not alternative in polarity of yard, remaining 1 and the intersection of B and yard regard as until an organic whole positive to shoulder not alternative too, meet the intersection of V and polarity with the intersection of zero and identical polarity of in the front of yard at the same time. Therefore has produced the thinking that use FPGA carries on HDB3 one yard of codes: Go on and add V yard first, adds B yard and operates, in this course, wouldn?t consider its polarity, then the intersection of V and yard, 1 divide two into with the intersection of B and yard, carry on polar variety