【正文】 排列的基準(zhǔn)是一個(gè)具有 35 ns 的 周期時(shí)間 C5X和一個(gè) 57 。 表 3 20抽頭 FIR過濾器性能 系統(tǒng) 精確 芯片號(hào) 數(shù) 計(jì)算時(shí)間 數(shù)據(jù)速率 TI TMS320C5X 16位 1 Altera 81188 UBitSerial 8位 1 .190μs Altera 81188 UBitSerial 16位 2 .477μs Altera 81188 SBitSerial 8位 3 .227μs Altera 81188 SBitSerial 16位 5 .51μs Altera 81188 Parallel 8位 5 .156μs Altera 81188 Parallel 16位 14 .304μs CLAy31 SBitSerial 8位 1 .421μs CLAy31 SBitSerial 16位 1 .84μs CLAy31 Parallel 8位 3 .187μs LD LMU08 8位 2 .9μs LD LMU18 16位 2 .9μs Altera 81188 Fast Parallel 8位 1 567KHz Xilinx 4010 Fast Parallel 16位 2 208KHz Xilinx 4010 Constant ROM 8位 2 .049μs Xilinx 4010 Constant ROM 16位 5 .1μs LD LF43881 8位 3 .033μs 30MHz PDSP16256/A 16位 2 .08μs 19 20 抽頭 FIR 濾波器 20抽頭 FIR濾波器的性能數(shù)字顯示在表 3。在比較中，它會(huì)假設(shè)乘數(shù)的形式，系統(tǒng)的限制路徑。為了這個(gè)比較， 已被選定的流行的數(shù)字信號(hào)處理算法是一個(gè)一維濾波和快速傅里葉變換。唯一的基于 FPGA 的乘法器匹配定制的乘法器性能接近基于分布的算術(shù)方法的常數(shù)乘法器。一些 I / O限制，在 16位乘法器復(fù)用的輸入與輸出數(shù)據(jù)字中得到緩解，但是這也需要額外控制，并增加了乘法器的延遲。 表 2 自定義乘法器芯片的性能 Part Precision Mult. Speed Logic Devices LMU08/LMU8U 8x816 位符號(hào) /無符號(hào) MHz Logic Devices LMU18 16x1632位符號(hào) /無符號(hào) MHz Cypress CY7516/517 16x1632位符號(hào) /無符號(hào) MHz GEC Plessey PDSP16116/A 1664位符號(hào) /無符號(hào) plex 20 MHz 使用外部乘法器的缺點(diǎn)，包括用于 FPGA和乘法器之間的信號(hào)的開關(guān)芯片時(shí)間和用于接口乘法芯的高 I/O引腳所需的時(shí)間。這允許使用在超大規(guī)模集成電路進(jìn)行設(shè)計(jì)，它將會(huì)更快、更小，而且價(jià)格將低于在同等 FPGA上實(shí)現(xiàn)的乘法器。只有無符號(hào)常量賽靈思乘法器在表中列出，但簽名的 乘法器版本，也容易通過簽名擴(kuò)展建立延長(zhǎng)到部分產(chǎn)品，并輸入到乘法器中。實(shí)際 CLB 的數(shù)量（面積）要求是根據(jù)優(yōu)化的地點(diǎn)和路線的軟件算出來，它要略低于表 1中基于 ROM的 8x8乘法器。 賽靈思 FPGA 上實(shí)現(xiàn)的 8x8 乘法器，需要帶有 12 位加法器的總共 384位的存儲(chǔ)空間。該方法如圖 2所示。兩個(gè)獨(dú)立的 1612 位表是必需的，因?yàn)槊總€(gè) nibbles產(chǎn)生 16種可能的 12位的部分產(chǎn)品。例如，可以考慮用這種方法實(shí)現(xiàn)的一個(gè) 8x8位乘法器。這種技術(shù)被稱為分布式算術(shù)乘法的方法，可以由賽靈思的 FPGA器件實(shí)現(xiàn)，因?yàn)橘愳`思的 FPGA有能力提供小部分產(chǎn)品查找表用于分布式 RAM塊。例如，一個(gè) FIR濾波器每個(gè)抽頭的濾波器可以實(shí)現(xiàn)用一個(gè)恒定的抽頭系數(shù)乘數(shù)。這是因?yàn)樵诓粩嗟?“0”的存在可能會(huì)導(dǎo)致在消除乘法陣列中的許多部分產(chǎn)品條款。可編程路由器只能夠把三個(gè)無符號(hào)的 8位乘法器放在 81188中 雖然他們只利用總資源的 13%。這種技術(shù)的結(jié)果，大約是那些沒有實(shí)施特殊的邏輯FPGA的快速乘法器運(yùn)算速度的兩倍。 本程序 81188 乘數(shù)標(biāo)簽快速加法器參考使用快速進(jìn)位邏輯來制作更快的FPGA快速紋波進(jìn)位加法器。結(jié)果表明，在 Xilinx4010并行乘法器表款中合成的乘法器表現(xiàn)非常好。此標(biāo)簽表明，合成簡(jiǎn)單的高層次的硬件語言（ VHDL）設(shè)計(jì)報(bào)表創(chuàng)建的乘數(shù)（ Z = A* B）。 表 1 FPGA乘法器性能測(cè)試結(jié)果 乘法器類型 CLB/LC39。這些都是用來表示附近最大的增殖性能，可用目前的 FPGA實(shí)現(xiàn)。 15 乘數(shù)表的內(nèi)容 在這項(xiàng)研究中的大多數(shù)乘法器的使用，如伍利的補(bǔ)并行陣列乘法器的共同架構(gòu) [5]和位串行乘法器的流水線版本 [6]如圖 1 所示。每個(gè)乘法器的乘法速度是以 MHz，以及實(shí)施乘數(shù)所需的 FPGA 的百分比來排列的。所用的 FPGA 是一個(gè) Xilinx4010，一個(gè) Altera 的 Flex800081188，另外一個(gè)是松下半導(dǎo)體 CLAy31。在一個(gè)位串行乘法器實(shí)現(xiàn)這個(gè)結(jié)果，約相當(dāng)于平均并行乘法器的乘法速度在某些情況下，甚至超過并行乘法器的性能。這往往導(dǎo)致人們相信 位串行的方式只有2N 倍，比同等并行乘法器速度較慢，但事實(shí)并非如此。然而，并行乘法器，也需要大量的面積來實(shí)現(xiàn)。完全平行的做法的好處是，在更快的乘法速度下，結(jié)果一般立刻產(chǎn)生。 乘法器架構(gòu)的替代品 在實(shí)施硬件乘法器方面，有兩個(gè)基本的選擇可用。因此，為了解 FPGA 的性能相對(duì)于 ASIC 和 DSP 處理器的 FPGA 乘法替代品，其性能相對(duì)自定義乘數(shù)解決方案的比較是必要的。 14 ASIC和 DSP處理器的硬件系統(tǒng)，通過使用快速并行陣列乘法器的最大限 度地乘法的性能單獨(dú)或并行?；? ★ 將在英國(guó)牛津大學(xué) 1995 年 8月舉行的第五屆可編程邏輯器件及應(yīng)用的國(guó)際研討會(huì)上發(fā)布該作品。 二、乘法和數(shù)字信號(hào)處理 1 一個(gè)數(shù)字信號(hào)處理算法的核心運(yùn)作是乘法。利用FPGA是希望在不犧牲系統(tǒng)靈活性的前提下， DSP處理器的性能可以得到顯著的改善。 DSP處理器通過軟件指令譯碼和執(zhí)行提供靈活性，同時(shí)提供高性能算術(shù)組件，如快速的陣列乘法器和多個(gè)存儲(chǔ)器增加數(shù)據(jù)吞吐量。自定義硬件解決方案是必要的，因?yàn)槠渌椒?，如基于微處理器的系統(tǒng)性能低，但有僵化和開發(fā)成本高的缺點(diǎn)。這項(xiàng)研 究表明，在許多情況下， FPGA 可以提供一個(gè)比 DSP 處理器更好的性能，并且可以接近或超過 ASIC的性能水平。本文定量比較了 FPGA對(duì) DSP處理機(jī)和 ASIC的實(shí)際應(yīng)用以及現(xiàn)有的 CAD工具和設(shè)備的性能。 Sons, 1979. 6. . Lyon. Two39。s % of FPGA Mult. Speed Altera 81188 Parallel Multipliers 8bit unsigned fastadder 8bit signed fastadder 8bit unsigned synthesis 8bit signed synthesis 8bit signed plex synthesis 16bit unsigned fastadder 133 150 129 135 584 645 13 14 12 13 57 63 MHz 7MHz 4 16bit unsigned synthesis 16bit signed synthesis 519 535 51 53 MHz MHz Altera 81188 BitSerial Multipliers 8bit unsigned 29 3 8bit signed 91 9 69/ MHz 16bit unsigned 61 7 16bit signed 186 18 64/2 MHz National Semiconductor CLAy Parallel Multipliers 8bit unsigned 329 11 MHz 8bit signed 338 11 MHz 16bit unsigned 1425 45 MHz 16bit signed 1446 46 MHz National Semiconductor CLAy BitSerial Multipliers 8bit unsigned 48 8bit signed 48 16bit unsigned 96 3 16bit signed 96 3 Xilinx 4010 Parallel Multipliers 8bit unsigned 64 16 MHz 16bit signed 259 65 MHz 8bit unsigned synthesis 61 15 9MHz 8bit signed synthesis 61 15 8MHz 8bit signed plex synthesis 266 66 MHz 16bit unsigned synthesis 242 60 MHz 16bit signed synthesis 250 63 MHz Xilinx 4010 BitSerial Multipliers 8bit unsigned 17 4 8bit signed 32 8 52/ MHz 16bit unsigned 33 8 62/ MHz 16bit signed 64 16 50/ MHz Xilinx 4010 Parallel Constant Multipliers 8bit unsigned ROM 22 MHz 16bit unsigned ROM 84 21 MHz 8bit unsigned RAM 39 MHz 16bit unsigned RAM 117 MHz Several of the multipliers listed in the tables have the label synthesis attached. This label indicates that the multipliers were created by synthesizing simple highlevel hardware language (VHDL) design statements (z = a * b). These multipliers were included so as to allow a parison between handplaced multipliers using schematics and highlevel language designed multipliers. The table results show that the synthesized multipliers performed very favorably as shown in the Xilinx 4010 parallel multiplier table section. The 8 and 16bit unsigned and signed 5 array multipliers listed first were designed with schematics and were hand placed onto the FPGA. However, their performance was nearly identical in terms of both speed and area required to the multipliers synthesized from VHDL. Fast carrylogic based parallel multipliers The Altera 81188 based multipliers labeled fast adder refer to the use of the fast carrylogic available on the Altera FPGAs to make fast ripplecarry adders. These adders are then used to build fast multipliers by using the adders to add the successive partial product rows. This technique results in multipliers that are approximately twice as fast on the FPGAs as those not implemented with special logic. The disadvantage of this approach is the resulting difficulty that arises with the placement of the multiplier onto the FPGA. The FPGA router is only able to place three of the unsigned 8bit