【正文】 30。 end process。 end if。 else data_out=39。 then data_out=39。 or reg1(0)=39。 process(clock) begin if rising_edge(clock) then if reg0(0)=39。 end if。 reg1(4 downto 1)。 reg0(4 downto 1)。 reg1(1)。 reg0(1)。039。139。 reg1(1)。 reg0(1)。139。039。reg1=00000。139。039。reg1=00000。039。139。 signal reg1 :std_logic_vector(4 downto 0)。end yima。 低位 clock :in std_logic。entity yima is port(data1 :in std_logic。use 。end behave。end if。code_GL=code_temp(0)。code_GL=code_temp(1)。 then qq=0。 thenif start=39。event and clk2=39。end process GL。end if。 thencode_temp=10。 then if codeout1=39。event and clk2=39。signal qq:integer range 3 downto 0。end GuiLing。start:in std_logic。entity GuiLing ISport(codeout1:in std_logic。歸零模塊library ieee。end process output。end if。elsif codeoutb=001or codeoutb=010or codeoutb=011thencodeout=01。139。output:process(clkout)beginIF clkout39。end process add_b。s0(4)。codeoutb=s2(4)amp。s0(4)=s0(3)。when others=s2(4)=s2(3)。end if。139。039。039。s0(4)=s0(3)。when 011=if flag3=0 thens2(4)=s2(3)。end if。s1(4)=s1(3)。flag3=1。s0(4)=39。s1(4)=39。when 111=if flag3=0 thens2(4)=39。s1(4)=s1(3)。when 010=flag3=0。s1(4)=s1(3)。thencase codeoutv iswhen 110=flag3=1。event and clkb=39。bclk:clkb=not clk。ds13:dff port map(s1(2),clk,s1(3))。ds02:dff port map(s0(1),clk,s0(2))。ds22:dff port map(s2(1),clk,s2(2))。ds11:dff port map(s1(0),clk,s1(1))。s2(0)=codeoutv(2)。s0(0)=codeoutv(0)。end if。end case。when others=codeoutv=000。codeoutv=000。t0=0。end if。flag1=0。flag0=1。elseif flag1=0 thencodeoutv=111。end if。elsecodeoutv=111。=if t0=3 thenif firstv=0 thenif flag0=0 thencodeoutv=011。when 39。flag0=0。flag0=1。=t0=0。elsecase codein iswhen 39。thencodeoutv=000。thenif clr=39。event and clk=39。beginvclk:clkv=clk after 10 ns。q :out std_logic)。ponent dffport(d :in std_logic。signal s2:std_logic_vector(4 downto 0):=00000。signal clkv:std_logic。signal s1:std_logic_vector(4 downto 0):=00000。signal s0:std_logic_vector(4 downto 0):=00000。signal firstv:integer range 1 downto 0:=0。signal flag2:integer range 1 downto 0:=1。signal flag0:integer range 1 downto 0:=0。end xhdb3。clr: in std_logic。entity xhdb3 ISport(codein:in std_logic。編碼器library ieee。END PROCESS。)THENQ=D。EVENT ANDCLK=39。END D。ENTITY D ISPORT(D,CLK: IN std_logic。use 。end behave。 end case。 when others=dout=39。 when 23=dout=39。 when 22=dout=39。 when 21=dout=39。 when 20=dout=39。 when 19=dout=39。 when 18=dout=39。 when 17=dout=39。 when 16=dout=39。 when 15=dout=39。 when 14=dout=39。 when 13=dout=39。 when 12=dout=39。 when 11=dout=39。 when 10=dout=39。 when 9=dout=39。 when 8=dout=39。 when 7=dout=39。 when 6=dout=39。 when 5=dout=39。 when 4=dout=39。 when 3=dout=39。 when 2=dout=39。 when 1=dout=39。process(count11) begin case count11 is when 0=dout=39。 end if。 end if。 then if count1124 then count11=count11+1。 then if en=39。event and clk=39。 then count11=0。begin process(clk,reset) begin if reset=39。end entity 。entity xulie is port(clk,en,reset:in std_logic。use 。致謝在這次的畢業(yè)設(shè)計(jì)中，我付出努力的同時(shí)，更多的是得到了來自老師們和同學(xué)們的熱情幫助，其中，我的輔導(dǎo)老師給予我很多的關(guān)心和幫助，經(jīng)常幫助我分析問題，解決困擾，為我設(shè)計(jì)的順利進(jìn)行給予了必要的保證；正是由于得到了這么的幫助和鼓勵(lì)，我的畢業(yè)設(shè)計(jì)才能一次又一次挑戰(zhàn)困難，順利達(dá)到目標(biāo)，所以，在此，我對(duì)所有幫助和關(guān)心過我的所有老師和同學(xué)們，說一聲：衷心的感謝！ 附錄：基于VHDL語言的HDB3碼編/解碼器設(shè)計(jì)程序序列產(chǎn)生library ieee。[10],高等教育出版社。[8] . 電子工業(yè)出版社。[6] 李環(huán)等著. 通信系統(tǒng)仿真設(shè)計(jì)與應(yīng)用. 北京：電子工業(yè)出版社，2009年。[4] ，2005。[2] 段吉海、黃智偉等. 基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì)[M]. 北京：電子工業(yè)出版社，2004