【正文】 ut=39。 when 13=dout=39。 when 11=dout=39。 when 9=dout=39。 when 7=dout=39。 when 5=dout=39。 when 3=dout=39。 when 1=dout=39。 end if。 then if count1124 then count11=count11+1。event and clk=39。begin process(clk,reset) begin if reset=39。entity xulie is port(clk,en,reset:in std_logic。致謝在這次的畢業(yè)設(shè)計中，我付出努力的同時，更多的是得到了來自老師們和同學(xué)們的熱情幫助，其中，我的輔導(dǎo)老師給予我很多的關(guān)心和幫助，經(jīng)常幫助我分析問題，解決困擾，為我設(shè)計的順利進(jìn)行給予了必要的保證；正是由于得到了這么的幫助和鼓勵，我的畢業(yè)設(shè)計才能一次又一次挑戰(zhàn)困難，順利達(dá)到目標(biāo)，所以，在此，我對所有幫助和關(guān)心過我的所有老師和同學(xué)們，說一聲：衷心的感謝！ 附錄：基于VHDL語言的HDB3碼編/解碼器設(shè)計程序序列產(chǎn)生library ieee。[8] . 電子工業(yè)出版社。[4] ，2005。就像我，對于VHDL語言，開始也沒有什么太大的感覺，看書的時候，很清楚明白它的設(shè)計結(jié)構(gòu)和流程是什么樣的，但是一旦拋開書本，開始自己編程序的時候，不是這里忘了定義，就是那里忘了結(jié)構(gòu)方式；但是，到了現(xiàn)在，在這段時間的不斷實踐編程中，程序設(shè)計的流程和一些要注意的地方，我都記得很清楚，能很容易的編寫一段簡單的程序了，也不用看書本幫忙了，這些都是光靠看書本得不到的經(jīng)驗，是我最大的收獲。（4） 最后經(jīng)外圍電路輸出不是很理想，無法消除毛刺現(xiàn)象，還需繼續(xù)改進(jìn)。必須采用一個四選一的數(shù)據(jù)選擇器（CC4052），二維數(shù)組作為CC4052選擇地址，在輸出端可以得到“+1”、“1”、“0”變化波形。CC4052 是一個差分4 通道數(shù)字控制模擬開關(guān)，有A0、A1 兩個二進(jìn)制控制輸入端和INH 輸入，具有低導(dǎo)通阻抗和很低的截止漏電流。根據(jù)分配的管腳找到編碼的兩個單極性輸出，接到外圍電路cc4052芯片上，進(jìn)行一個單極性到雙極性的變換，注意高低位。編譯完成之后待下載的文件會自動添加進(jìn)來。第5章 HDB3編/譯碼器的系統(tǒng)設(shè)計與硬件實現(xiàn) HDB3編/譯碼器的系統(tǒng)設(shè)計首先，這個系統(tǒng)包含編碼器和譯碼器兩大部分，其中編碼和譯碼又由多個小模塊構(gòu)成?？踁扣B模塊框圖如圖44。本模塊的建模方法是，用V碼檢測模塊所檢測出的V碼信號，去控制一個移位寄存器，若未碰到V脈沖，則整流輸出合成信號在時鐘的節(jié)拍下，順利通過移位寄存器，當(dāng)碰到有V脈沖時，該V脈沖將使移位寄存器清零。不同的是，V碼檢測電路在+B控制下，對來自B信號進(jìn)行計數(shù)和檢測、判定，若檢測到V碼，則輸出到V碼信號。其原理是：當(dāng)+B的上升沿到來時，對輸入的+B脈沖進(jìn)行計數(shù)，當(dāng)計數(shù)值等于2時，輸出一個脈沖作為+V脈沖，同時計數(shù)器清零，而且計數(shù)期間，一旦有B信號為“1”電平時，立即對計數(shù)器清零，計數(shù)器重新從零開始計數(shù)?？踁扣B電路在V脈沖和同步時鐘的控制下，完成扣V扣B的功能。根據(jù)編碼規(guī)則，V脈沖必然是同極性脈沖。可實現(xiàn)HDB3譯碼的模型框圖如圖41所示，HDB3譯碼器包括雙/單極性變換、V碼檢測、時鐘提扣V扣B四部分組成?？傮w來說，編碼效果與理論還是符合的。Dataout為編碼輸出，其中dataout1為高位，dataout0為低位。 利用一個四選一的數(shù)據(jù)選擇器CC4052，二維數(shù)組作為CC4052的選擇地址，在輸出端OUT可以得到符合規(guī)則的“+1”、“1”、“0”變化波形。這個部分遇到的難點在于：在QUARTUS Ⅱ軟件仿真過程中，它無法識別“1”，在它的波形仿真中只有“1”和“0”。從前面的程序知道，“V”、“B”、“1”已經(jīng)分別用雙相碼“11”、“10”、“01”標(biāo)識，“0”用“00”標(biāo)識，所以通過以下的程序可以很容易實現(xiàn)。元件例化是使VHDL設(shè)計實體構(gòu)成自上而下層次設(shè)計的一種重要途徑。因此，在程序的結(jié)構(gòu)中進(jìn)行元件聲明（ponent declaration）,調(diào)用庫里的D觸發(fā)器來實現(xiàn)延遲作用。39。39。39。39。39。39。流程圖 補(bǔ)B模塊的設(shè)計 插“B”模塊的功能是保證附加“V”符號后的序列不破壞“極性交替反轉(zhuǎn)”造成的無直流特性，即當(dāng)相鄰“V”符號之間有偶數(shù)個非0符號的時候，把后一小段的第1個“0”變換成一個非破壞符號——“B”符號。Flag1=0Flag1=0Firstv=0 N Y Y N Y N Y N N Y Y注： Cnt0為計數(shù)器0的個數(shù)； Flag0表示非零碼的極性； Flag1表示V的極性； Firstv表示第一個V碼； Codein為輸入碼型； Codeoutv為輸出V的碼型；圖32 插39。Flag1=0Flag0=0Codeoutv=39。Flag1=1Codeoutv=1Flag0=0Codeoutv=39。Flag1=0Flag0=0Codeoutv=+1Flag0=1Codeoutv=39。(詳細(xì)程序見附錄)假設(shè)輸入一串代碼,根據(jù)設(shè)計思想,輸入代碼與插入”V”符號之后的關(guān)系如下:代碼 : 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0插V后:01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11Flag0=0Cnt0=0Cnt0=t0+1Codeoutv=0Cnt0=4 startFlag0=0,t0=1,firstv=0Codein=0Flag0=0 endFirstv=1Cnt0=0Codeoutv=39。流程圖如圖32所示。插“V”符號的設(shè)計思想很簡單：首先判斷輸入的代碼是什么（用一個條件語句判斷），如果輸入的是“0”碼，則接著判斷這是第幾個“0”碼，則把這一位碼元變換成為“V”碼。整個HDB3編碼器包含3個功能部分：插“V”、補(bǔ)“B”和單極性碼轉(zhuǎn)變成雙極性碼。例如，代碼： 1 1 0 0 1 0雙相碼 10 10 01 01 10 01 這樣就可以識別電路中的“1”、“V”、“B”。這樣做的好處是：輸入進(jìn)來的信號和插“V”、補(bǔ)“B”功能電路中處理的信號都是單極性信號，且需要的寄存器的數(shù)目可以少很多。不過，信號處理的順序不能像編碼規(guī)則那樣：首先把代碼串變換成為AMI碼，完成插“V”、補(bǔ)“B”工作之后，其后的“+1”和“1”的極性還要依據(jù)編碼規(guī)則的規(guī)定變換。從其編碼原理可知，每一個破壞符號V總是與前一非0符號同極性，因此，從收到的HDB3碼序列中，容易識別V符號，同時也肯定V符號及其前面的3個符號必是連0符號，于是可恢復(fù)成4個連0碼，然后再將所有的1變成+1后變得到原消息代碼。由于整流后的AMI，HDB3碼中含有離散譜fS，故可用一選頻網(wǎng)絡(luò)得到頻率為fS的正弦波，經(jīng)整形、限幅、放大處理后即可得到位同步信號。 信息代碼 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0AMI波形AMI代碼 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0NRZ波形HDB3代碼 B 0 0 V 0 1 1 B 0 0 V 1 0 0 0 VHDB3波形 圖11 NRZ ，AMI，HDB3碼型圖分析表現(xiàn)，AMI碼及HDB3碼的功率譜不含有離散譜fS成份（fS＝1/TS，等于位同步信號頻率）。（3） 由于它可能出現(xiàn)長的連0串，因而不利于接受端的定時信號的提取。其編碼規(guī)則為代碼中的0仍為傳輸碼0，而把代碼中1交替地變化為傳輸碼的+11+11，、。不同碼型有不同的特點和不同的用途。第一章 基帶傳輸碼型介紹 數(shù)字基帶信號數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。當(dāng)然，對傳輸碼型的選擇還需要編碼和解碼設(shè)備盡量簡單等要求，但以上的幾點是最主