基于vhdl的自動(dòng)打鈴設(shè)計(jì)畢業(yè)設(shè)計(jì)-全文預(yù)覽
【正文】 24進(jìn)制的計(jì)數(shù)器。通過(guò)試驗(yàn)箱驗(yàn)證，本設(shè)計(jì)能實(shí)現(xiàn)自動(dòng)打鈴的功能。選擇Tool Programmer 命令，彈出如圖窗口，在Mode表框中選擇JTAG，并選中（打鉤）下載文件右側(cè)的第一個(gè)小方框。 驗(yàn)證實(shí)驗(yàn)電路圖 選擇好在哪種工作模式下工作和查出各個(gè)引腳對(duì)應(yīng)的引腳號(hào)后進(jìn)行引腳鎖定，首先選擇Assignments pin。： 自動(dòng)打鈴系統(tǒng)的輸出波形仿真圖 模塊說(shuō)明：由仿真波形可以看出到7點(diǎn)59分時(shí)給C一段連續(xù)時(shí)間的高電平，由圖清楚的看到直到29秒時(shí)C跳為低電平，即高電平持續(xù)時(shí)間正好為30秒，實(shí)現(xiàn)了預(yù)想的響鈴時(shí)間。但一定要注意，整個(gè)模塊的名一定為TOP，而且每個(gè)模塊的名稱一定要用英文命名?？梢钥闯?，在18:00時(shí)雖然也是預(yù)先設(shè)定鈴聲該響起的時(shí)間，但是并沒(méi)有給出一個(gè)高電平脈沖。 END IF。 ELSIF (q33=00010111 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。 ELSIF (q33=00010011 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 ELSIF (q33=00001001 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 PROCESS(clk) BEGIN IF clk39。q4=min2。 q22=min2 amp。BEGIN q11=s2 amp。 SIGNAL q22:STD_LOGIC_VECTOR(7 DOWNTO 0)。 c:OUT STD_LOGIC。USE 。等分別對(duì)系統(tǒng)進(jìn)行調(diào)時(shí)、調(diào)分后要讓系統(tǒng)處于正常計(jì)時(shí)狀態(tài)，再次按K1鍵使指示燈LEDLED2都不亮的情況下系統(tǒng)才會(huì)正常計(jì)時(shí)。END ARCHITECTURE art。139。shi=k2。led2=39。shi=39。039。 END IF。139。 工作模式顯示燈的控制信號(hào)END ENTITY jiaoshi。ENTITY jiaoshi ISPORT(sec,min:IN STD_LOGIC。 時(shí)計(jì)時(shí)模塊采用24進(jìn)制的計(jì)時(shí)器模式，： 時(shí)計(jì)時(shí)模塊的仿真波形模塊說(shuō)明：由仿真波形圖可以看出，當(dāng)時(shí)計(jì)數(shù)到23時(shí)時(shí)計(jì)數(shù)器模塊清零后，再重新開(kāi)始從0時(shí)計(jì)時(shí)。 END PROCESS。 IF q22=2 AND q11=3 THEN q22=0000。 IF q11=9 THEN q11=0000。EVENT AND clk=39。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 時(shí)計(jì)數(shù)器模塊時(shí)計(jì)數(shù)器模塊為24進(jìn)制的計(jì)數(shù)器，其代碼為：LIBRARY IEEE。 q1=q11。039。 q11=0000。 q22=q22+39。139。END ENTITY second。USE 。時(shí)計(jì)時(shí)模塊與秒、分計(jì)時(shí)模塊類似，當(dāng)來(lái)自分計(jì)時(shí)模塊的進(jìn)位達(dá)到24瞬間，時(shí)計(jì)數(shù)器模塊清為零，再?gòu)牧氵M(jìn)行計(jì)時(shí)。 設(shè)計(jì)原理圖在整個(gè)系統(tǒng)設(shè)計(jì)中，應(yīng)用到的模塊有秒計(jì)時(shí)模塊、分計(jì)時(shí)模塊、時(shí)計(jì)時(shí)模塊、校時(shí)模塊和顯示器模塊。同樣調(diào)時(shí)時(shí)對(duì)應(yīng)的LED2指示燈亮，按K2鍵可以讓時(shí)增加。即設(shè)定打鈴系統(tǒng)只在早上8點(diǎn)至下午17點(diǎn)的時(shí)間段內(nèi)在規(guī)定的時(shí)間內(nèi)響鈴。此外還要增加一個(gè)校時(shí)模塊，因?yàn)闀r(shí)鐘都會(huì)存在計(jì)時(shí)誤差，所以增加一個(gè)校時(shí)模塊也是為了調(diào)整準(zhǔn)確的時(shí)間，功能驗(yàn)證時(shí)也可以調(diào)至鈴聲響起的前一分鐘，檢測(cè)打鈴功能是否正確。例如學(xué)校的上課鈴聲，每天在既定的時(shí)間響鈴，就是是自動(dòng)打鈴系統(tǒng)的具體應(yīng)用。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)，該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。還支持IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性，加快了設(shè)計(jì)速度。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原理圖、VHDL、VerilogHDL以及AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式。可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念,內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。VHDL已經(jīng)成為高等教育中電類專業(yè)知識(shí)結(jié)構(gòu)的重要組成部分。隨著現(xiàn)代技術(shù)的發(fā)展,這種語(yǔ)言的效益與作用日益明顯,每年均能夠以超過(guò)30%的速度快速成長(zhǎng)。26 第1章 基本概念簡(jiǎn)介 VHDL簡(jiǎn)介VHDL是Very High Speed Integrated Circuit Hardware Description Language的縮寫,意思是超高速集成電路硬件描述語(yǔ)言。再次按K1鍵一下后，指示燈LED2處于常亮狀態(tài)，即系統(tǒng)處于調(diào)時(shí)狀態(tài)，想要7點(diǎn)即按K2鍵7下即可。而自動(dòng)打鈴系統(tǒng)可以像現(xiàn)在的鬧鐘功能類似，起到提醒的作用，從早上8點(diǎn)開(kāi)始計(jì)時(shí)，每隔一個(gè)小時(shí)鈴聲響一次，每次鈴聲持續(xù)響30秒，一直到下午5點(diǎn)都是每隔一個(gè)小時(shí)響一次鈴聲，下午5點(diǎn)以后鈴聲即使一個(gè)小時(shí)計(jì)時(shí)到了鈴聲也不再響了。在Quartus II 開(kāi)發(fā)環(huán)境中編譯和仿真所設(shè)計(jì)的程序，并逐一調(diào)試驗(yàn)證程序的運(yùn)行狀況?；赩HDL的自動(dòng)打鈴設(shè)計(jì)目錄摘要 (1)Abstract (2)緒論 (3)第1章 基本概念簡(jiǎn)介 (4) VHDL簡(jiǎn)介 (4) FPGA/CPLD簡(jiǎn)介 (4) Quartus II的簡(jiǎn)介 (5)第2章 設(shè)計(jì)整體概述 (6) 設(shè)計(jì)方案 (6) 設(shè)計(jì)原理圖 (6) 設(shè)計(jì)流程圖 (7)第3章 各模塊設(shè)計(jì)分析 (8) 計(jì)數(shù)器模塊 (8) 秒和分計(jì)數(shù)器模塊 (8) 時(shí)計(jì)數(shù)器模塊 (10) 計(jì)時(shí)校時(shí)模塊 (12) 打鈴功能模塊 (13) 頂層設(shè)計(jì)及原理圖 (16)第4章 引腳設(shè)定與下載驗(yàn)證 (19) 引腳設(shè)定 (19) 下載驗(yàn)證 (21)總結(jié) (22)參考文獻(xiàn) (23)致謝 (24)附錄 芯片引腳對(duì)照表 (25)摘要
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