基于vhdl的自動打鈴設(shè)計畢業(yè)設(shè)計-全文預(yù)覽
【正文】 24進制的計數(shù)器。通過試驗箱驗證，本設(shè)計能實現(xiàn)自動打鈴的功能。選擇Tool Programmer 命令，彈出如圖窗口，在Mode表框中選擇JTAG，并選中（打鉤）下載文件右側(cè)的第一個小方框。 驗證實驗電路圖 選擇好在哪種工作模式下工作和查出各個引腳對應(yīng)的引腳號后進行引腳鎖定，首先選擇Assignments pin。： 自動打鈴系統(tǒng)的輸出波形仿真圖 模塊說明：由仿真波形可以看出到7點59分時給C一段連續(xù)時間的高電平，由圖清楚的看到直到29秒時C跳為低電平，即高電平持續(xù)時間正好為30秒，實現(xiàn)了預(yù)想的響鈴時間。但一定要注意，整個模塊的名一定為TOP，而且每個模塊的名稱一定要用英文命名?？梢钥闯?，在18:00時雖然也是預(yù)先設(shè)定鈴聲該響起的時間，但是并沒有給出一個高電平脈沖。 END IF。 ELSIF (q33=00010111 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。 ELSIF (q33=00010011 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 ELSIF (q33=00001001 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 PROCESS(clk) BEGIN IF clk39。q4=min2。 q22=min2 amp。BEGIN q11=s2 amp。 SIGNAL q22:STD_LOGIC_VECTOR(7 DOWNTO 0)。 c:OUT STD_LOGIC。USE 。等分別對系統(tǒng)進行調(diào)時、調(diào)分后要讓系統(tǒng)處于正常計時狀態(tài)，再次按K1鍵使指示燈LEDLED2都不亮的情況下系統(tǒng)才會正常計時。END ARCHITECTURE art。139。shi=k2。led2=39。shi=39。039。 END IF。139。 工作模式顯示燈的控制信號END ENTITY jiaoshi。ENTITY jiaoshi ISPORT(sec,min:IN STD_LOGIC。 時計時模塊采用24進制的計時器模式，： 時計時模塊的仿真波形模塊說明：由仿真波形圖可以看出，當時計數(shù)到23時時計數(shù)器模塊清零后，再重新開始從0時計時。 END PROCESS。 IF q22=2 AND q11=3 THEN q22=0000。 IF q11=9 THEN q11=0000。EVENT AND clk=39。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 時計數(shù)器模塊時計數(shù)器模塊為24進制的計數(shù)器，其代碼為：LIBRARY IEEE。 q1=q11。039。 q11=0000。 q22=q22+39。139。END ENTITY second。USE 。時計時模塊與秒、分計時模塊類似，當來自分計時模塊的進位達到24瞬間，時計數(shù)器模塊清為零，再從零進行計時。 設(shè)計原理圖在整個系統(tǒng)設(shè)計中，應(yīng)用到的模塊有秒計時模塊、分計時模塊、時計時模塊、校時模塊和顯示器模塊。同樣調(diào)時時對應(yīng)的LED2指示燈亮，按K2鍵可以讓時增加。即設(shè)定打鈴系統(tǒng)只在早上8點至下午17點的時間段內(nèi)在規(guī)定的時間內(nèi)響鈴。此外還要增加一個校時模塊，因為時鐘都會存在計時誤差，所以增加一個校時模塊也是為了調(diào)整準確的時間，功能驗證時也可以調(diào)至鈴聲響起的前一分鐘，檢測打鈴功能是否正確。例如學(xué)校的上課鈴聲，每天在既定的時間響鈴，就是是自動打鈴系統(tǒng)的具體應(yīng)用。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺，該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。還支持IP核，包含了LPM/MegaFunction宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性，加快了設(shè)計速度。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點，支持原理圖、VHDL、VerilogHDL以及AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念,內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。VHDL已經(jīng)成為高等教育中電類專業(yè)知識結(jié)構(gòu)的重要組成部分。隨著現(xiàn)代技術(shù)的發(fā)展,這種語言的效益與作用日益明顯,每年均能夠以超過30%的速度快速成長。26 第1章 基本概念簡介 VHDL簡介VHDL是Very High Speed Integrated Circuit Hardware Description Language的縮寫,意思是超高速集成電路硬件描述語言。再次按K1鍵一下后，指示燈LED2處于常亮狀態(tài)，即系統(tǒng)處于調(diào)時狀態(tài)，想要7點即按K2鍵7下即可。而自動打鈴系統(tǒng)可以像現(xiàn)在的鬧鐘功能類似，起到提醒的作用，從早上8點開始計時，每隔一個小時鈴聲響一次，每次鈴聲持續(xù)響30秒，一直到下午5點都是每隔一個小時響一次鈴聲，下午5點以后鈴聲即使一個小時計時到了鈴聲也不再響了。在Quartus II 開發(fā)環(huán)境中編譯和仿真所設(shè)計的程序，并逐一調(diào)試驗證程序的運行狀況?；赩HDL的自動打鈴設(shè)計目錄摘要 (1)Abstract (2)緒論 (3)第1章 基本概念簡介 (4) VHDL簡介 (4) FPGA/CPLD簡介 (4) Quartus II的簡介 (5)第2章 設(shè)計整體概述 (6) 設(shè)計方案 (6) 設(shè)計原理圖 (6) 設(shè)計流程圖 (7)第3章 各模塊設(shè)計分析 (8) 計數(shù)器模塊 (8) 秒和分計數(shù)器模塊 (8) 時計數(shù)器模塊 (10) 計時校時模塊 (12) 打鈴功能模塊 (13) 頂層設(shè)計及原理圖 (16)第4章 引腳設(shè)定與下載驗證 (19) 引腳設(shè)定 (19) 下載驗證 (21)總結(jié) (22)參考文獻 (23)致謝 (24)附錄 芯片引腳對照表 (25)摘要
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