【正文】 術(shù)的發(fā)展,這種語(yǔ)言的效益與作用日益明顯,每年均能夠以超過(guò)30%的速度快速成長(zhǎng)。VHDL是美國(guó)電氣和電子工程師協(xié)會(huì)制定的標(biāo)準(zhǔn)硬件描述語(yǔ)言（IEEE標(biāo)準(zhǔn)1076），它可用于數(shù)字電路與系統(tǒng)的描述、仿真和自動(dòng)設(shè)計(jì)。另外VHDL作為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言，經(jīng)過(guò)十幾年的發(fā)展、應(yīng)用和完善，以其強(qiáng)大的系統(tǒng)描述能力，規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)，靈活的語(yǔ)言表達(dá)風(fēng)格和多層次的仿真測(cè)試手段，受到業(yè)界的普遍認(rèn)同和推廣，成為現(xiàn)代EDA領(lǐng)域的首選硬件設(shè)計(jì)語(yǔ)言，而且各大EDA公司推出的EDA工具軟件全部支持VHDL。并且隨著EDA技術(shù)和VHDL的廣泛應(yīng)用，各高等院校也紛紛開(kāi)設(shè)了VHDL電路設(shè)計(jì)課程，且要求某些專業(yè)的本科生、研究生必須掌握用VHDL進(jìn)行電路系統(tǒng)設(shè)計(jì)的方法。VHDL已經(jīng)成為高等教育中電類專業(yè)知識(shí)結(jié)構(gòu)的重要組成部分。學(xué)習(xí)者可以用EDA工具軟件編輯VHDL文件，使用仿真工具仿真所設(shè)計(jì)的電路系統(tǒng)，并學(xué)會(huì)使用綜合語(yǔ)句以及下載工具，最終達(dá)到能夠獨(dú)立設(shè)計(jì)硬件電路系統(tǒng)的目的。 FPGA/CPLD簡(jiǎn)介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念,內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)包括：首先它采用FPGA設(shè)計(jì)ASIC電路,用戶不需要投片生產(chǎn),就能得到合用的芯片。其次，F(xiàn)PGA可做其它全定制或半定制ASIC電路的中試樣片，F(xiàn)PGA內(nèi)部有豐富的觸發(fā)器和I／O引腳，而且FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。最重要的是FPGA采用高速CHMOS工藝,功耗低,可以與CMOS、TTL電平兼容。可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。隨著電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)的發(fā)展,利用計(jì)算機(jī)輔助設(shè)計(jì)和用高密度可編程邏輯器件實(shí)現(xiàn)數(shù)字系統(tǒng)已經(jīng)成為發(fā)展趨勢(shì)。本次畢業(yè)設(shè)計(jì)就利用VHDL 語(yǔ)言的強(qiáng)大的電路描述和建模能力設(shè)計(jì)基于FPGA的電子時(shí)鐘，可以提高利用計(jì)算機(jī)輔助設(shè)計(jì)和用高密度可編程邏輯器件實(shí)現(xiàn)數(shù)字系統(tǒng)的能力。 Quartus II的簡(jiǎn)介 Quartus II 是Altera公司繼Max+plus II之后開(kāi)發(fā)的一種針對(duì)其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開(kāi)發(fā)軟件，它的版本不斷升級(jí)， Quartus II 的優(yōu)軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的EDA工具軟件。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原理圖、VHDL、VerilogHDL以及AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式。內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，還提供了完善的用戶圖形界面設(shè)計(jì)方式，具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項(xiàng)器件，支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。還支持IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性，加快了設(shè)計(jì)速度。此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)。它還支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 此外Quartus II對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)，該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)的編輯功能，而且提高了調(diào)試能力。第2章 設(shè)計(jì)整體概述 設(shè)計(jì)方案自動(dòng)打鈴是一種現(xiàn)代提醒工具，有著廣泛的應(yīng)用。例如學(xué)校的上課鈴聲，每天在既定的時(shí)間響鈴，就是是自動(dòng)打鈴系統(tǒng)的具體應(yīng)用。打鈴系統(tǒng)設(shè)置從早上的8點(diǎn)開(kāi)始計(jì)時(shí)打鈴，每隔一個(gè)小時(shí)鈴聲持續(xù)響30秒，這樣一直持續(xù)到下午的17點(diǎn)。17點(diǎn)以后再出現(xiàn)的打鈴間隔時(shí)間，鈴聲也不會(huì)再響起，直到第二天的早晨重新開(kāi)始從8點(diǎn)正常計(jì)時(shí)響鈴。利用IF語(yǔ)句控制打鈴的時(shí)間，在規(guī)定的時(shí)間內(nèi)到打設(shè)既定的打鈴間隔時(shí)間時(shí)給出一個(gè)30秒的高電平脈沖，讓鈴聲連續(xù)響起。此外還要增加一個(gè)校時(shí)模塊，因?yàn)闀r(shí)鐘都會(huì)存在計(jì)時(shí)誤差，所以增加一個(gè)校時(shí)模塊也是為了調(diào)整準(zhǔn)確的時(shí)間，功能驗(yàn)證時(shí)也可以調(diào)至鈴聲響起的前一分鐘，檢測(cè)打鈴功能是否正確。其具體實(shí)現(xiàn)如下：（1） 每隔一個(gè)小時(shí)打鈴一次，但是不能讓鈴聲一直響，給一個(gè)控制打鈴時(shí)間的功能，讓打鈴響起30秒后停止。即到打鈴時(shí)間是會(huì)給出一個(gè)30秒的高電平脈沖。（2） 因?yàn)樽詣?dòng)打鈴系統(tǒng)不是24小時(shí)都在計(jì)時(shí)打鈴，在晚上的時(shí)候會(huì)停止打鈴功能。即設(shè)定打鈴系統(tǒng)只在早上8點(diǎn)至下午17點(diǎn)的時(shí)間段內(nèi)在規(guī)定的時(shí)間內(nèi)響鈴。其他時(shí)間自動(dòng)打鈴系統(tǒng)處于休眠狀態(tài)。（3） 增加一個(gè)自動(dòng)校時(shí)模塊，可以進(jìn)行校時(shí)，還可以使打鈴模塊盡快到鈴聲響起的前一分鐘。（4） 顯示模塊是讓時(shí)鐘信號(hào)在實(shí)驗(yàn)箱上的八個(gè)數(shù)碼管上顯示，將打鈴響起的時(shí)間顯示在數(shù)碼管上，調(diào)分時(shí)對(duì)應(yīng)的LED1指示燈亮，按K2鍵可以在數(shù)碼管上看到分在增加。同樣調(diào)時(shí)時(shí)對(duì)應(yīng)的LED2指示燈亮，按K2鍵可以讓時(shí)增加。讓計(jì)時(shí)模塊重新回到正常計(jì)時(shí)，只要兩個(gè)按鍵的指示燈不亮狀態(tài)就可以正常計(jì)時(shí)，否則指示燈亮計(jì)數(shù)器就不能正常計(jì)時(shí)，即秒到59時(shí)不會(huì)網(wǎng)分上進(jìn)位。（5） 整個(gè)時(shí)鐘系統(tǒng)中，秒、分是60進(jìn)制計(jì)數(shù)器，由二進(jìn)制數(shù)7位表示。而時(shí)是24進(jìn)制計(jì)數(shù)器，僅需要5位二進(jìn)制碼就可以表示。 設(shè)計(jì)原理圖在整個(gè)系統(tǒng)設(shè)計(jì)中，應(yīng)用到的模塊有秒計(jì)時(shí)模塊、分計(jì)時(shí)模塊、時(shí)計(jì)時(shí)模塊、校時(shí)模塊和顯示器模塊。：