【正文】 術(shù)的發(fā)展,這種語言的效益與作用日益明顯,每年均能夠以超過30%的速度快速成長。VHDL是美國電氣和電子工程師協(xié)會制定的標(biāo)準(zhǔn)硬件描述語言（IEEE標(biāo)準(zhǔn)1076），它可用于數(shù)字電路與系統(tǒng)的描述、仿真和自動設(shè)計。另外VHDL作為IEEE標(biāo)準(zhǔn)的硬件描述語言，經(jīng)過十幾年的發(fā)展、應(yīng)用和完善，以其強大的系統(tǒng)描述能力，規(guī)范的程序設(shè)計結(jié)構(gòu)，靈活的語言表達(dá)風(fēng)格和多層次的仿真測試手段，受到業(yè)界的普遍認(rèn)同和推廣，成為現(xiàn)代EDA領(lǐng)域的首選硬件設(shè)計語言，而且各大EDA公司推出的EDA工具軟件全部支持VHDL。并且隨著EDA技術(shù)和VHDL的廣泛應(yīng)用，各高等院校也紛紛開設(shè)了VHDL電路設(shè)計課程，且要求某些專業(yè)的本科生、研究生必須掌握用VHDL進(jìn)行電路系統(tǒng)設(shè)計的方法。VHDL已經(jīng)成為高等教育中電類專業(yè)知識結(jié)構(gòu)的重要組成部分。學(xué)習(xí)者可以用EDA工具軟件編輯VHDL文件，使用仿真工具仿真所設(shè)計的電路系統(tǒng)，并學(xué)會使用綜合語句以及下載工具，最終達(dá)到能夠獨立設(shè)計硬件電路系統(tǒng)的目的。 FPGA/CPLD簡介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念,內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。FPGA的基本特點包括：首先它采用FPGA設(shè)計ASIC電路,用戶不需要投片生產(chǎn),就能得到合用的芯片。其次，F(xiàn)PGA可做其它全定制或半定制ASIC電路的中試樣片，F(xiàn)PGA內(nèi)部有豐富的觸發(fā)器和I／O引腳，而且FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。最重要的是FPGA采用高速CHMOS工藝,功耗低,可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。隨著電子設(shè)計自動化(EDA)技術(shù)的發(fā)展,利用計算機輔助設(shè)計和用高密度可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)已經(jīng)成為發(fā)展趨勢。本次畢業(yè)設(shè)計就利用VHDL 語言的強大的電路描述和建模能力設(shè)計基于FPGA的電子時鐘，可以提高利用計算機輔助設(shè)計和用高密度可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)的能力。 Quartus II的簡介 Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一種針對其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級， Quartus II 的優(yōu)軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設(shè)計環(huán)境，是先進(jìn)的EDA工具軟件。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點，支持原理圖、VHDL、VerilogHDL以及AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式。內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，還提供了完善的用戶圖形界面設(shè)計方式，具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項器件，支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。還支持IP核，包含了LPM/MegaFunction宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性，加快了設(shè)計速度。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)。它還支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 此外Quartus II對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺，該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項，推進(jìn)了網(wǎng)絡(luò)的編輯功能，而且提高了調(diào)試能力。第2章 設(shè)計整體概述 設(shè)計方案自動打鈴是一種現(xiàn)代提醒工具，有著廣泛的應(yīng)用。例如學(xué)校的上課鈴聲，每天在既定的時間響鈴，就是是自動打鈴系統(tǒng)的具體應(yīng)用。打鈴系統(tǒng)設(shè)置從早上的8點開始計時打鈴，每隔一個小時鈴聲持續(xù)響30秒，這樣一直持續(xù)到下午的17點。17點以后再出現(xiàn)的打鈴間隔時間，鈴聲也不會再響起，直到第二天的早晨重新開始從8點正常計時響鈴。利用IF語句控制打鈴的時間，在規(guī)定的時間內(nèi)到打設(shè)既定的打鈴間隔時間時給出一個30秒的高電平脈沖，讓鈴聲連續(xù)響起。此外還要增加一個校時模塊，因為時鐘都會存在計時誤差，所以增加一個校時模塊也是為了調(diào)整準(zhǔn)確的時間，功能驗證時也可以調(diào)至鈴聲響起的前一分鐘，檢測打鈴功能是否正確。其具體實現(xiàn)如下：（1） 每隔一個小時打鈴一次，但是不能讓鈴聲一直響，給一個控制打鈴時間的功能，讓打鈴響起30秒后停止。即到打鈴時間是會給出一個30秒的高電平脈沖。（2） 因為自動打鈴系統(tǒng)不是24小時都在計時打鈴，在晚上的時候會停止打鈴功能。即設(shè)定打鈴系統(tǒng)只在早上8點至下午17點的時間段內(nèi)在規(guī)定的時間內(nèi)響鈴。其他時間自動打鈴系統(tǒng)處于休眠狀態(tài)。（3） 增加一個自動校時模塊，可以進(jìn)行校時，還可以使打鈴模塊盡快到鈴聲響起的前一分鐘。（4） 顯示模塊是讓時鐘信號在實驗箱上的八個數(shù)碼管上顯示，將打鈴響起的時間顯示在數(shù)碼管上，調(diào)分時對應(yīng)的LED1指示燈亮，按K2鍵可以在數(shù)碼管上看到分在增加。同樣調(diào)時時對應(yīng)的LED2指示燈亮，按K2鍵可以讓時增加。讓計時模塊重新回到正常計時，只要兩個按鍵的指示燈不亮狀態(tài)就可以正常計時，否則指示燈亮計數(shù)器就不能正常計時，即秒到59時不會網(wǎng)分上進(jìn)位。（5） 整個時鐘系統(tǒng)中，秒、分是60進(jìn)制計數(shù)器，由二進(jìn)制數(shù)7位表示。而時是24進(jìn)制計數(shù)器，僅需要5位二進(jìn)制碼就可以表示。 設(shè)計原理圖在整個系統(tǒng)設(shè)計中，應(yīng)用到的模塊有秒計時模塊、分計時模塊、時計時模塊、校時模塊和顯示器模塊。：