【正文】 模塊說(shuō)明：由仿真波形可以看出到7點(diǎn)59分時(shí)給C一段連續(xù)時(shí)間的高電平，由圖清楚的看到直到29秒時(shí)C跳為低電平，即高電平持續(xù)時(shí)間正好為30秒，實(shí)現(xiàn)了預(yù)想的響鈴時(shí)間?？梢钥闯?，在18:00時(shí)雖然也是預(yù)先設(shè)定鈴聲該響起的時(shí)間，但是并沒(méi)有給出一個(gè)高電平脈沖。 ELSIF (q33=00010111 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。 ELSIF (q33=00001001 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。q4=min2。BEGIN q11=s2 amp。 c:OUT STD_LOGIC。等分別對(duì)系統(tǒng)進(jìn)行調(diào)時(shí)、調(diào)分后要讓系統(tǒng)處于正常計(jì)時(shí)狀態(tài)，再次按K1鍵使指示燈LEDLED2都不亮的情況下系統(tǒng)才會(huì)正常計(jì)時(shí)。139。led2=39。039。139。ENTITY jiaoshi ISPORT(sec,min:IN STD_LOGIC。 END PROCESS。 IF q11=9 THEN q11=0000。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 q1=q11。 q11=0000。139。USE 。 設(shè)計(jì)原理圖在整個(gè)系統(tǒng)設(shè)計(jì)中，應(yīng)用到的模塊有秒計(jì)時(shí)模塊、分計(jì)時(shí)模塊、時(shí)計(jì)時(shí)模塊、校時(shí)模塊和顯示器模塊。即設(shè)定打鈴系統(tǒng)只在早上8點(diǎn)至下午17點(diǎn)的時(shí)間段內(nèi)在規(guī)定的時(shí)間內(nèi)響鈴。例如學(xué)校的上課鈴聲，每天在既定的時(shí)間響鈴，就是是自動(dòng)打鈴系統(tǒng)的具體應(yīng)用。還支持IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性，加快了設(shè)計(jì)速度?？梢哉f(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。VHDL已經(jīng)成為高等教育中電類專業(yè)知識(shí)結(jié)構(gòu)的重要組成部分。26 第1章 基本概念簡(jiǎn)介 VHDL簡(jiǎn)介VHDL是Very High Speed Integrated Circuit Hardware Description Language的縮寫,意思是超高速集成電路硬件描述語(yǔ)言。而自動(dòng)打鈴系統(tǒng)可以像現(xiàn)在的鬧鐘功能類似，起到提醒的作用，從早上8點(diǎn)開(kāi)始計(jì)時(shí)，每隔一個(gè)小時(shí)鈴聲響一次，每次鈴聲持續(xù)響30秒，一直到下午5點(diǎn)都是每隔一個(gè)小時(shí)響一次鈴聲，下午5點(diǎn)以后鈴聲即使一個(gè)小時(shí)計(jì)時(shí)到了鈴聲也不再響了?；赩HDL的自動(dòng)打鈴設(shè)計(jì)目錄摘要 (1)Abstract (2)緒論 (3)第1章 基本概念簡(jiǎn)介 (4) VHDL簡(jiǎn)介 (4) FPGA/CPLD簡(jiǎn)介 (4) Quartus II的簡(jiǎn)介 (5)第2章 設(shè)計(jì)整體概述 (6) 設(shè)計(jì)方案 (6) 設(shè)計(jì)原理圖 (6) 設(shè)計(jì)流程圖 (7)第3章 各模塊設(shè)計(jì)分析 (8) 計(jì)數(shù)器模塊 (8) 秒和分計(jì)數(shù)器模塊 (8) 時(shí)計(jì)數(shù)器模塊 (10) 計(jì)時(shí)校時(shí)模塊 (12) 打鈴功能模塊 (13) 頂層設(shè)計(jì)及原理圖 (16)第4章 引腳設(shè)定與下載驗(yàn)證 (19) 引腳設(shè)定 (19) 下載驗(yàn)證 (21)總結(jié) (22)參考文獻(xiàn) (23)致謝 (24)附錄 芯片引腳對(duì)照表 (25)摘要隨著EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA 技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用領(lǐng)域的重要性日益突出。本次畢業(yè)設(shè)計(jì)是基于VHDL的自動(dòng)打鈴系統(tǒng)，而自動(dòng)打鈴就是像現(xiàn)在的學(xué)校一樣在規(guī)定的時(shí)間段鈴聲響起，用以作為每節(jié)課的作休時(shí)間。通過(guò)編譯后再按照附錄表查詢對(duì)各個(gè)引腳進(jìn)行設(shè)定，引腳設(shè)定完后再對(duì)頂層文件進(jìn)行編譯，通過(guò)編譯后再進(jìn)行波形仿真，如果時(shí)序仿真與功能仿真的波形都正確后再到試驗(yàn)箱上下載驗(yàn)證，驗(yàn)證鈴聲是否在規(guī)定時(shí)間內(nèi)響起。并且隨著EDA技術(shù)和VHDL的廣泛應(yīng)用，各高等院校也紛紛開(kāi)設(shè)了VHDL電路設(shè)計(jì)課程，且要求某些專業(yè)的本科生、研究生必須掌握用VHDL進(jìn)行電路系統(tǒng)設(shè)計(jì)的方法。最重要的是FPGA采用高速CHMOS工藝,功耗低,可以與CMOS、TTL電平兼容。Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項(xiàng)器件，支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。第2章 設(shè)計(jì)整體概述 設(shè)計(jì)方案自動(dòng)打鈴是一種現(xiàn)代提醒工具，有著廣泛的應(yīng)用。（2） 因?yàn)樽詣?dòng)打鈴系統(tǒng)不是24小時(shí)都在計(jì)時(shí)打鈴，在晚上的時(shí)候會(huì)停止打鈴功能。而時(shí)是24進(jìn)制計(jì)數(shù)器，僅需要5位二進(jìn)制碼就可以表示。USE 。EVENT AND clk=39。 IF q22=5 AND q11=9 THEN q22=0000。 END PROCESS。ENTITY hour IS PORT(clk:IN STD_LOGIC。139。 END IF。USE 。EVENT AND k1=39。 模式0正常計(jì)時(shí) led1=39。139。led2=39。按K2鍵系統(tǒng)就會(huì)對(duì)時(shí)進(jìn)行加時(shí)作用。 clk,clk1:IN STD_LOGIC。 constant js:INTEGER:=29。q5=h1。 THEN IF (q33=00001000 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 ELSIF (q33=00010110 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。 ： 打鈴模塊的元器件 打鈴模塊的輸出波形仿真由波形仿真圖可以看出，在8:00和9:00時(shí)C都輸出了段時(shí)間的高電平，即自己預(yù)先設(shè)定的30秒時(shí)間。讓整個(gè)計(jì)時(shí)器模塊從07:59分開(kāi)始計(jì)時(shí)，等待打鈴時(shí)間的到來(lái)，但是要讓計(jì)數(shù)器正常計(jì)時(shí)還必須按鍵K1鍵使計(jì)時(shí)處于正常計(jì)時(shí)狀態(tài)。 引腳鎖定 下載驗(yàn)證把編程電纜一頭接到計(jì)算機(jī)的并口，一頭接到試驗(yàn)箱的J2接口上。為了實(shí)現(xiàn)自動(dòng)打鈴的設(shè)計(jì)要求，在整個(gè)設(shè)計(jì)包括了計(jì)時(shí)器模塊、校時(shí)模塊及顯示打鈴模塊。當(dāng)系統(tǒng)處于調(diào)分或調(diào)時(shí)狀態(tài)時(shí)，系統(tǒng)不會(huì)進(jìn)行正常計(jì)