基于vhdl的自動打鈴設(shè)計畢業(yè)設(shè)計-展示頁
2025-07-06 18:48本頁面
【正文】 、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點，支持原理圖、VHDL、VerilogHDL以及AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式。本次畢業(yè)設(shè)計就利用VHDL 語言的強(qiáng)大的電路描述和建模能力設(shè)計基于FPGA的電子時鐘，可以提高利用計算機(jī)輔助設(shè)計和用高密度可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)的能力。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。其次，F(xiàn)PGA可做其它全定制或半定制ASIC電路的中試樣片，F(xiàn)PGA內(nèi)部有豐富的觸發(fā)器和I／O引腳，而且FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念,內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 FPGA/CPLD簡介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。VHDL已經(jīng)成為高等教育中電類專業(yè)知識結(jié)構(gòu)的重要組成部分。另外VHDL作為IEEE標(biāo)準(zhǔn)的硬件描述語言，經(jīng)過十幾年的發(fā)展、應(yīng)用和完善，以其強(qiáng)大的系統(tǒng)描述能力，規(guī)范的程序設(shè)計結(jié)構(gòu)，靈活的語言表達(dá)風(fēng)格和多層次的仿真測試手段，受到業(yè)界的普遍認(rèn)同和推廣，成為現(xiàn)代EDA領(lǐng)域的首選硬件設(shè)計語言，而且各大EDA公司推出的EDA工具軟件全部支持VHDL。隨著現(xiàn)代技術(shù)的發(fā)展,這種語言的效益與作用日益明顯,每年均能夠以超過30%的速度快速成長。它的硬件描述能力強(qiáng),能輕易的描述出硬件的結(jié)構(gòu)和功能。26 第1章 基本概念簡介 VHDL簡介VHDL是Very High Speed Integrated Circuit Hardware Description Language的縮寫,意思是超高速集成電路硬件描述語言。在整個設(shè)計中，首先先做一個頂層模塊，以top命名，然后再將各個模塊在頂層模塊中做好后再生成各模塊的元器件，最后在top模塊中將各個元器件按功能要求連接好后連進(jìn)行編譯看，是能否通過。再次按K1鍵一下后，指示燈LED2處于常亮狀態(tài)，即系統(tǒng)處于調(diào)時狀態(tài)，想要7點即按K2鍵7下即可。增加的兩個按鍵，一個是調(diào)分按鍵，一個是調(diào)時按鍵。而自動打鈴系統(tǒng)可以像現(xiàn)在的鬧鐘功能類似，起到提醒的作用，從早上8點開始計時，每隔一個小時鈴聲響一次，每次鈴聲持續(xù)響30秒，一直到下午5點都是每隔一個小時響一次鈴聲，下午5點以后鈴聲即使一個小時計時到了鈴聲也不再響了。 關(guān)鍵字：EDA、VHDL、打鈴、Quartus II1Abstract With the development of EDA technology and the expansion of application, the function of EDA technology in the field of electronic information munication, automatic control and puter application, is being more and more important. EDA technology use puter as a tool. However, designers only need to use the hardware description language HDL to describe the system on the EDA software platform. Then puter automatically finishes partition, synthesis, optimization, simulation and other function until the electronic circuit system achieves the stated performance. This design is based on the VHDL hardware description language to project a system. I introduce ideas of the bell system in this design. All of the design includes second timer module, minute timer module, hour timer module, module to adjust time and module to ring the bell according to the require of design. I plete the description of different modules with VHDL language in the Quartus II development environment, and debug one by one to check the operational status of the verification process. Simulation results show that the design method is feasible, and the bell system can be put into practical applications. Keywords: EDA, VHDL, rang the bell, the Quartus II 緒論隨著EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA 技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用領(lǐng)域的重要性日益突出。在Quartus II 開發(fā)環(huán)境中編譯和仿真所設(shè)計的程序，并逐一調(diào)試驗證程序的運行狀況。本設(shè)計是基于VHDL語言的自動打鈴系統(tǒng)?；赩HDL的自動打鈴設(shè)計目錄摘要 (1)Abstract (2)緒論 (3)第1章 基本概念簡介 (4) VHDL簡介 (4) FPGA/CPLD簡介 (4) Quartus II的簡介 (5)第2章 設(shè)計整體概述 (6) 設(shè)計方案 (6) 設(shè)計原理圖 (6) 設(shè)計流程圖 (7)第3章 各模塊設(shè)計分析 (8) 計數(shù)器模塊 (8) 秒和分計數(shù)器模塊 (8) 時計數(shù)器模塊 (10) 計時校時模塊 (12) 打鈴功能模塊 (13) 頂層設(shè)計及原理圖 (16)第4章 引腳設(shè)定與下載驗證 (19) 引腳設(shè)定 (19) 下載驗證 (21)總結(jié) (22)參考文獻(xiàn) (23)致謝 (24)
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