基于vhdl的自動打鈴設(shè)計畢業(yè)設(shè)計-文庫吧在線文庫
【正文】 =00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。q3=min1。 s1。 q1,q2,q3,q4,q5,q6:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。由仿真波形圖可知，此時所調(diào)的時間為2:02分。WHEN OTHERS=NULL。039。led2=39。 THEN a=a+1。 調(diào)時模塊的輸入信號 k1,k2:IN STD_LOGIC。 q1=q11。 q22=q22+39。END ENTITY hour。q2=q22。 c=39。 THEN q11=q11+39。ENTITY second IS PORT(clk:IN STD_LOGIC。： Clk 顯示打鈴模塊Sec[6..0]Min[6..0]Hour[6..0]CLK Sec模塊 CLKClk校時模塊 minFen Shi hour Min模塊 Hour模塊 K1 K2 系統(tǒng)框圖 設(shè)計流程圖時計時秒計時分計時開始 顯示打鈴模塊KK2 自動打鈴的設(shè)計流程圖 第3章 各模塊設(shè)計分析 計數(shù)器模塊計數(shù)器模塊包括秒計數(shù)器模塊、分計數(shù)模塊、時計數(shù)模塊以及功能按鍵的設(shè)計。其他時間自動打鈴系統(tǒng)處于休眠狀態(tài)。打鈴系統(tǒng)設(shè)置從早上的8點開始計時打鈴，每隔一個小時鈴聲持續(xù)響30秒，這樣一直持續(xù)到下午的17點。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應用系統(tǒng)。隨著電子設(shè)計自動化(EDA)技術(shù)的發(fā)展,利用計算機輔助設(shè)計和用高密度可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)已經(jīng)成為發(fā)展趨勢。學習者可以用EDA工具軟件編輯VHDL文件，使用仿真工具仿真所設(shè)計的電路系統(tǒng)，并學會使用綜合語句以及下載工具，最終達到能夠獨立設(shè)計硬件電路系統(tǒng)的目的。對于復雜的數(shù)字系統(tǒng)的設(shè)計,它有獨特的作用。為了高效率的驗證設(shè)計的結(jié)果另外還需要增加一個校時模塊，可以用兩個指示燈的亮、滅的狀態(tài)來區(qū)分兩個按鍵的工作狀態(tài)。EDA 技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，對以硬件描述語言HDL（Hardware Description language)為系統(tǒng)邏輯描述手段完成的設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。 關(guān)鍵字：EDA、VHDL、打鈴、Quartus II1Abstract With the development of EDA technology and the expansion of application, the function of EDA technology in the field of electronic information munication, automatic control and puter application, is being more and more important. EDA technology use puter as a tool. However, designers only need to use the hardware description language HDL to describe the system on the EDA software platform. Then puter automatically finishes partition, synthesis, optimization, simulation and other function until the electronic circuit system achieves the stated performance. This design is based on the VHDL hardware description language to project a system. I introduce ideas of the bell system in this design. All of the design includes second timer module, minute timer module, hour timer module, module to adjust time and module to ring the bell according to the require of design. I plete the description of different modules with VHDL language in the Quartus II development environment, and debug one by one to check the operational status of the verification process. Simulation results show that the design method is feasible, and the bell system can be put into practical applications. Keywords: EDA, VHDL, rang the bell, the Quartus II 緒論隨著EDA 技術(shù)的發(fā)展和應用領(lǐng)域的擴大與深入，EDA 技術(shù)在電子信息、通信、自動控制及計算機應用領(lǐng)域的重要性日益突出。在整個設(shè)計中，首先先做一個頂層模塊，以top命名，然后再將各個模塊在頂層模塊中做好后再生成各模塊的元器件，最后在top模塊中將各個元器件按功能要求連接好后連進行編譯看，是能否通過。另外VHDL作為IEEE標準的硬件描述語言，經(jīng)過十幾年的發(fā)展、應用和完善，以其強大的系統(tǒng)描述能力，規(guī)范的程序設(shè)計結(jié)構(gòu)，靈活的語言表達風格和多層次的仿真測試手段，受到業(yè)界的普遍認同和推廣，成為現(xiàn)代EDA領(lǐng)域的首選硬件設(shè)計語言，而且各大EDA公司推出的EDA工具軟件全部支持VHDL。其次，F(xiàn)PGA可做其它全定制或半定制ASIC電路的中試樣片，F(xiàn)PGA內(nèi)部有豐富的觸發(fā)器和I／O引腳，而且FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，還提供了完善的用戶
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