基于vhdl的自動(dòng)打鈴設(shè)計(jì)畢業(yè)設(shè)計(jì)(參考版)
2025-06-30 18:48本頁(yè)面
【正文】 西安電子科技大學(xué)出版社(5)周潤(rùn)景、 II的數(shù)字系統(tǒng)Verilog HDL 設(shè)計(jì)實(shí)例詳解[M]. 附錄 芯片引腳對(duì)照表結(jié)構(gòu)圖上的信號(hào)名GW48CCP，GWAK100AEP1K100QC208GW48SOC+/ GW48DSPEP20K200/300EQC240GWAK30/50EP1K30/50TQC144 GWAC3EP1C3TC144引腳號(hào)引腳名稱引腳號(hào)引腳名稱引腳號(hào)引腳名稱引腳號(hào)引腳名稱PIO07I/O224I/O08I/O01I/O0PIO18I/O225I/O19I/O12I/O1PIO817I/O235I/O820I/O811DPCLK1PIO918I/O236I/O921I/O932VREF2B1PIO1630I/O7I/O1630I/O1639I/O16PIO1731I/O8I/O1731I/O1740I/O17PIO1836I/O9I/O1832I/O1841I/O18PIO1937I/O10I/O1933I/O1942I/O19PIO2038I/O11I/O2036I/O2047I/O20PIO2139I/O13I/O2137I/O2148I/O21PIO2240I/O16I/O2238I/O2249I/O22PIO2341I/O17I/O2339I/O2350I/O23PIO2444I/O18I/O2441I/O2451I/O24PIO2545I/O20I/O2542I/O2552I/O25PIO26113I/O131I/O2665I/O2667I/O26PIO27114I/O133I/O2767I/O2768I/O27PIO28115I/O134I/O2868I/O2869I/O28PIO29116I/O135I/O2969I/O2970I/O29PIO31120I/O138I/O3172I/O3172I/O31PIO32121I/O143I/O3273I/O3273I/O32PIO33122I/O156I/O3378I/O3374I/O33PIO34125I/O157I/O3479I/O3475I/O34PIO35126I/O160I/O3580I/O3576I/O35PIO36127I/O161I/O3681I/O3677I/O36PIO37128I/O163I/O3782I/O3778I/O37PIO38131I/O164I/O3883I/O3883I/O38PIO39132I/O166I/O3986I/O3984I/O39SPEAKER148I/O184I/O99I/O50129I/OCLOCK0182I/O185I/O126INPUT1123I/OCLOCK2184I/O181I/O54INPUT3124I/O。VHDL的強(qiáng)大應(yīng)用功能在以后還需要進(jìn)一步的去學(xué)習(xí)和掌握，自動(dòng)打鈴系統(tǒng)的設(shè)計(jì)只涉及到了EDA技術(shù)的一小部分，要想學(xué)得更多東西還要去深入的去挖掘。經(jīng)過實(shí)驗(yàn)箱下載驗(yàn)證后揚(yáng)聲器按預(yù)定的要求響起30秒，通過此次實(shí)驗(yàn)，我了解了EDA強(qiáng)大的硬件功能，通過學(xué)習(xí)VHDL語(yǔ)言，對(duì)系統(tǒng)的各個(gè)模塊進(jìn)行編寫程序、調(diào)試、仿真，到運(yùn)行。整個(gè)設(shè)計(jì)是實(shí)現(xiàn)自動(dòng)打鈴功能，在預(yù)定的時(shí)間段規(guī)定的時(shí)間內(nèi)鈴聲響起響鈴時(shí)間要在顯示打鈴模塊對(duì)其進(jìn)行控制，增加IF判斷語(yǔ)句對(duì)鈴聲進(jìn)行30秒控制。另外增加的校時(shí)模塊式為了調(diào)節(jié)系統(tǒng)時(shí)間，當(dāng)系統(tǒng)時(shí)間和實(shí)際時(shí)間產(chǎn)生較大的誤差時(shí)，按在校時(shí)模塊的KK2鍵對(duì)系統(tǒng)的分和時(shí)進(jìn)行調(diào)整。然后分計(jì)數(shù)器清零重新開始分計(jì)時(shí)。計(jì)時(shí)器在秒計(jì)時(shí)到59秒時(shí)向分進(jìn)位，然后清零后重新開始進(jìn)行60進(jìn)制的計(jì)數(shù)。分和秒計(jì)數(shù)器模塊為60進(jìn)制的計(jì)數(shù)器，時(shí)模塊為24進(jìn)制的計(jì)數(shù)器?；赩HDL語(yǔ)言的結(jié)構(gòu)化、層次化的設(shè)計(jì)方法是整個(gè)打鈴系統(tǒng)的主要設(shè)計(jì)方法。通過試驗(yàn)箱驗(yàn)證，本設(shè)計(jì)能實(shí)現(xiàn)自動(dòng)打鈴的功能。單擊Start按鈕即進(jìn)入對(duì)目標(biāo)器件FPGA的配置下載。選擇Tool Programmer 命令，彈出如圖窗口，在Mode表框中選擇JTAG，并選中（打鉤）下載文件右側(cè)的第一個(gè)小方框。管腳鎖定后需要重新編譯，選擇Processing Start Compilation命令，進(jìn)行編譯。 驗(yàn)證實(shí)驗(yàn)電路圖 選擇好在哪種工作模式下工作和查出各個(gè)引腳對(duì)應(yīng)的引腳號(hào)后進(jìn)行引腳鎖定，首先選擇Assignments pin。，選擇工在作模式3下驗(yàn)證。： 自動(dòng)打鈴系統(tǒng)的輸出波形仿真圖 模塊說明：由仿真波形可以看出到7點(diǎn)59分時(shí)給C一段連續(xù)時(shí)間的高電平，由圖清楚的看到直到29秒時(shí)C跳為低電平，即高電平持續(xù)時(shí)間正好為30秒，實(shí)現(xiàn)了預(yù)想的響鈴時(shí)間。等各個(gè)模塊都編譯完成后，進(jìn)行各模塊的連接，將每個(gè)模塊按照其所要實(shí)現(xiàn)的功能進(jìn)行連接起來，然后進(jìn)行引腳設(shè)定，：頂層設(shè)計(jì)的波形仿真：首先給一個(gè)CLK脈沖，按一下K1鍵計(jì)數(shù)器處于調(diào)分狀態(tài)，接著按K2鍵59下調(diào)至59分，再次按鍵K1鍵，此時(shí)計(jì)數(shù)器處于調(diào)時(shí)狀態(tài)，按K2鍵7下將時(shí)調(diào)至7點(diǎn)，此時(shí)時(shí)間為7:59分。但一定要注意，整個(gè)模塊的名一定為TOP，而且每個(gè)模塊的名稱一定要用英文命名。 頂層設(shè)計(jì)及原理圖頂層模塊說明：頂層設(shè)計(jì)即把電路的各個(gè)模塊放在一個(gè)頂層模塊中，建立一個(gè)TOP頂層文件，在這個(gè)模塊中分別完成每一個(gè)模塊的編譯，統(tǒng)一設(shè)定結(jié)束時(shí)間為40us。可以看出，在18:00時(shí)雖然也是預(yù)先設(shè)定鈴聲該響起的時(shí)間，但是并沒有給出一個(gè)高電平脈沖。END ARCHITECTURE art。 END IF。039。 ELSIF (q33=00010111 AND q22=00000000 AND (q11=00000000 AND q1100110000))T
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